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1. 从一个被忽视的信号说起：MIPI LP TX 到底在做什么

如果你调过 MIPI 屏，大概率遇到过这样的场景：HS 高速数据通路明明已经跑通，图像也出来了，但屏就是偶尔闪一下、初始化偶尔失败、从低功耗模式唤醒之后第一帧总是花屏。抓波形一看，HS 数据干干净净，问题偏偏出在那些"看起来不重要"的低速信号上。这些低速信号，就是MIPI LP TX负责的部分。

MIPI D-PHY 的物理层把每条 lane 分成两套完全不同的工作模式：HS（High-Speed）模式用差分小摆幅信号跑图像数据，速率动辄几百 Mbps 到几 Gbps；LP（Low-Power）模式则用单端大摆幅信号跑控制命令、总线仲裁和状态切换。LP TX 就是发送端在 LP 模式下驱动这条 lane 的电路和行为逻辑。它不传像素，但它决定了"什么时候可以开始传像素"。

很多人把 LP 当成"慢速的附属品"，这是调试 MIPI 时最大的认知误区。实际上 LP 状态机是整个 D-PHY 的交通指挥：它负责 LP-11、LP-01、LP-00、LP-10 这四个基础状态的切换，负责 HS 进入序列（LP-11 → LP-01 → LP-00 → HS-0）和退出序列（HS → LP-11）的时序，负责 Escape 模式的低速命令传输，还负责在总线竞争时做 Stop 和 Turnaround。LP TX 的驱动能力、边沿速率、状态切换时序，任何一项不达标，都会在 HS 已经正常的前提下制造出"玄学问题"。

这篇文章面向的是真正在板子上调过 MIPI、写过 D-PHY 控制器、或者用 FPGA 自己搭过 MIPI TX 的工程师。我会把 LP TX 的电路结构、状态机逻辑、时序参数、实测调试方法拆开讲，也会分享几个我在实际项目里踩过的坑——那些 datasheet 上不会写、但会让你多熬两个通宵的东西。如果你正在用 ST7701S 这类 MIPI 屏、用紫光同创或 Xilinx 的 FPGA 驱动 MIPI、或者在做 RK3588 的 MIPI 输入输出，这篇内容应该能帮你少走点弯路。

2. LP TX 的电路本质：为什么它和 HS 完全是两套东西

2.1 单端大摆幅驱动背后的取舍逻辑

要理解 LP TX，先得接受一个事实：LP 和 HS 在电气上是两套几乎独立的电路，只是共享同一对物理引脚。HS 用差分对，摆幅通常只有 100mV 到 200mV 差分，共模电平在 200mV 左右，靠低摆幅换取高速度和低功耗；LP 则是单端信号，每条线独立驱动，摆幅是完整的 1.2V（D-PHY 规范里 LP 的高电平 VOH 典型 1.2V，低电平 VOL 接近 0V）。

为什么 LP 要用这么大的摆幅？因为 LP 承担的是控制信令，它需要在没有时钟同步的情况下被可靠识别，需要容忍更长的走线、更多的过孔、更差的阻抗环境。大摆幅意味着更高的噪声容限，代价是功耗和边沿速率受限。这个取舍直接决定了 LP TX 的驱动电路形态：它本质上是一个推挽输出的单端驱动器，上管拉高到 1.2V，下管拉低到地，中间通过控制逻辑决定谁导通。

这里有个容易被忽略的细节：LP TX 的输出阻抗。D-PHY 规范要求 LP 驱动器的输出阻抗在110Ω 左右（典型值），这个值不是随便定的。它要和接收端的 50Ω 端接、以及 PCB 走线的特征阻抗配合，形成一个合理的分压网络，保证接收端看到的电平落在判决门限的正确一侧。如果你自己用 FPGA 的普通 IO 去模拟 LP 驱动，输出阻抗可能只有几十欧姆甚至更低，边沿会过冲、振铃，接收端可能误判。这就是为什么"用普通 GPIO 凑合驱动 MIPI LP"这种做法在实验室能跑、上量产就翻车。

2.2 LP 状态的四条线组合与电平定义

LP 模式下，一条 lane 的两根线（P 和 N）各自独立取高或低，组合出四个状态。这是理解 LP TX 的基础，我用表格列清楚：

注意这里的命名规则：LP-xy 里的 x 是 P 线，y 是 N 线，1 代表高、0 代表低。这个顺序很多人会记反，导致看波形时把 LP-01 和 LP-10 搞混，进而误判状态机走到了哪一步。我建议在调试时直接把这张表贴在显示器边上，抓波形时对照着看。

HS 进入序列是LP-11 → LP-01 → LP-00 → HS-0，注意最后一步是从 LP-00 直接切到 HS 差分态，中间没有 LP-10。而 HS 退出序列是HS → LP-11，中间会经过一个短暂的 LP-10 过渡（取决于具体实现）。这些序列的每一步都有明确的时间约束，下面会展开。

2.3 为什么 LP TX 的时序比 HS 更"娇气"

HS 传输有专门的同步序列（SoT，Start of Transmission），接收端靠这个序列做位同步和字节对齐，对时序的绝对精度要求反而没那么苛刻——只要序列完整、眼图张开就行。LP 不一样，LP 的状态切换是异步的，接收端靠电平组合和持续时间来判断状态，没有时钟帮你对齐。

这就带来两个硬约束。第一是状态持续时间：比如 HS 进入序列里，LP-11 至少要维持一个规定的最短时间（T_LPX 相关参数），LP-01 和 LP-00 也各有最短持续时间要求。如果 TX 切换太快，接收端的状态机还没采样到就已经跳到下一态，直接导致 HS 进入失败。第二是边沿速率：LP 的上升/下降时间有上限要求（太快会 EMI 超标、太慢会来不及建立），典型要求在几纳秒到十几纳秒量级，具体看速率等级。

我见过一个典型案例：某项目 HS 数据完全正常，但屏初始化命令偶尔丢失。最后定位到是 LP TX 在发送 Escape 模式命令时，状态切换的保持时间比规范短了 20ns，接收端的 Escape 检测逻辑偶尔漏采。把保持时间补足之后问题消失。这种问题抓 HS 波形永远看不出来，必须专门看 LP 时序。

3. LP TX 状态机与协议交互的完整拆解

3.1 从控制器到物理引脚：LP TX 的信号链路

一个完整的 MIPI TX 链路，从上层到引脚大致是这样的：协议层（CSI/DSI）→ 通道管理层 → D-PHY 控制器 → LP/HS 驱动器 → 引脚。LP TX 处在最底层，它接收来自 D-PHY 控制器的几个关键信号：tx_lp_p、tx_lp_n（LP 模式下 P/N 线的目标电平）、tx_hs_en（HS 使能）、tx_request（发送请求）等。

在 FPGA 实现里，这部分通常由D-PHY 硬核或者软核 IP完成。硬核（比如 Xilinx 的 MIPI D-PHY、紫光同创的部分器件）把 LP TX 的驱动器和状态机都做死在硅片里，你只需要配置参数；软核则需要你自己用 IO 和逻辑搭出来，这时候 LP TX 的每一个时序细节都得自己保证。

提示：如果你用的是 FPGA 的普通 IO 模拟 LP TX，务必确认 IO 支持 1.2V 电平标准，并且能配置合适的驱动强度和压摆率。用 3.3V IO 直接驱动会烧接收端，用驱动强度过高的 IO 会导致边沿过冲。

3.2 HS 进入序列：LP TX 最关键的表演

HS 进入序列是 LP TX 最核心的动作，也是调试时最该盯紧的地方。完整流程如下：

1. LP-11 准备：TX 先把 P、N 都拉高，进入 LP-11。这个状态要维持足够长，让接收端确认总线空闲。
2. LP-01：P 拉低、N 保持高。这是 HS 进入的第一个跳变。
3. LP-00：P 保持低、N 也拉低。此时 TX 内部开始准备 HS 驱动器。
4. HS-0 切换：从 LP-00 切换到 HS 差分态，先发 HS-0（差分零），然后进入 SoT 同步序列。

每一步之间的时间间隔，D-PHY 规范里有明确的参数，比如T_LPX（LP 状态之间的转换时间）、T_HS-PREPARE（从 LP-00 到 HS 开始的时间）等。这些参数不是拍脑袋定的，它们要保证接收端的 HS 接收器有足够时间完成上电、稳定偏置、准备采样。

我在实际项目里总结的经验是：HS 进入失败，九成问题出在 LP-00 的保持时间上。很多控制器默认配置偏激进，LP-00 停留时间卡在规范下限，遇到走线稍长或者接收端偏慢的屏就失败。把 LP-00 保持时间适当加长（比如从规范最小值加 20%~30%），兼容性会明显改善，代价只是每帧多花几十纳秒，对帧率毫无影响。

3.3 Escape 模式：LP TX 的低速命令通道

Escape 模式是 LP TX 的另一大职责。当需要发送低速命令（比如屏的初始化序列、读取屏 ID）时，TX 进入 Escape 模式，用 LP 状态的变化来编码数据。Escape 模式的入口是LP-11 → LP-10 → LP-00 → LP-01 → LP-00，然后根据命令类型进入不同的子模式。

Escape 模式里最常用的是ULPS（Ultra-Low Power State）和LPDT（Low-Power Data Transmission）。ULPS 用于让 lane 进入超低功耗，LPDT 用于传低速数据。LPDT 的编码方式是：每个 bit 用 LP-00 和 LP-01 的切换表示，配合一个显式的时钟 lane（如果配置了）。

这里有个实操要点：Escape 模式的数据速率很低，典型在 10Mbps 量级，所以它对 LP TX 的边沿速率要求反而更宽松，但对状态保持时间的准确性要求更高。因为接收端是靠数持续时间来解码的，时间偏了数据就错了。调试 Escape 模式时，示波器要开足够长的时间窗口，把整个命令序列抓全，逐段核对状态持续时间。

3.4 Turnaround：总线方向切换时的 LP 协作

MIPI 是半双工总线，同一时刻只能一个方向传输。当需要从 TX 切换到 RX（比如读屏 ID）时，要做Turnaround流程。这个过程完全由 LP 状态完成：TX 发 Turnaround 请求（LP-11 → LP-10 → LP-00 → LP-10 → LP-00），然后释放总线，RX 接管并回送应答。

Turnaround 对 LP TX 的挑战在于释放总线的时机。TX 必须在正确的时间点把自己的驱动器切到高阻，让 RX 能接管。切早了，总线悬空，状态不确定；切晚了，TX 和 RX 同时驱动，轻则信号错乱，重则烧驱动器。这个时机由 D-PHY 控制器的状态机控制，但如果你是自己搭的软核，就得自己保证。

4. 实操：用示波器把 LP TX 看透

4.1 测量前的准备与探头选择

看 LP 波形和看 HS 波形是两回事。HS 差分信号要用差分探头或者带宽足够的单端探头做数学运算，LP 是单端信号，理论上单端探头就够。但 LP 的摆幅是 1.2V，边沿在纳秒级，普通无源探头（带宽 100MHz 以下）根本看不清边沿细节，测出来的上升时间会被探头带宽限制，误判成"边沿太慢"。

我的建议是：至少用 500MHz 以上带宽的有源探头，输入电容尽量小（小于 2pF），否则探头本身的电容会加载到 LP 线上，改变边沿形状。测量时探头地线要短，用弹簧地针而不是长地线夹，否则地线电感会在快速边沿上引入振铃，让你误以为信号有问题。

触发设置上，用 LP-11 到 LP-01 的下降沿做触发比较稳。时基先设大一点（比如 1us/div）看整体序列，确认状态切换的顺序对不对，然后再放大到 10ns/div 看单个边沿的质量。

4.2 关键时序参数的实测方法

下面这张表是我调试时必测的几个 LP 参数，以及测量方法和合格判据：

测 T_LPX 的时候要注意，不同厂家的 D-PHY 实现对这个参数的定义可能略有差异，有的算的是状态稳定到状态稳定的时间，有的算的是边沿到边沿。看 datasheet 时一定要确认定义，否则测出来的值和规范对不上，白折腾。

4.3 一个真实的调试记录

去年调一块 RK3588 接 MIPI 屏的板子，现象是：开机 90% 概率正常，10% 概率屏不亮，重新上电又能好。HS 波形抓了无数次都正常，最后把注意力放到 LP 上。

用高带宽探头抓 HS 进入序列，发现失败的那次，LP-00 的持续时间比正常情况短了大约 15ns。进一步查，发现是控制器在某种时序竞争下，LP-00 的计数器提前触发了 HS 切换。解决办法是在 D-PHY 配置里把 LP-00 的保持时间从默认值往上调了一档，之后连续上电 200 次没再复现。

这个案例说明一个道理：LP 的问题往往是概率性的，因为它和内部状态机的竞争、电源上电斜率、温度都有关系。调试时不能只看一次波形，要在不同条件下多抓几次，尤其是失败的那一次。

5. 常见问题与排查速查

5.1 LP 相关故障的分类与定位思路

LP TX 出问题，表现五花八门，但归类下来无非几种。我整理了一个速查表，按现象反推原因：

定位 LP 问题的核心思路是：先确认序列对不对，再确认时间够不够，最后确认电平准不准。这三步走完，绝大多数问题都能定位。

5.2 几个容易踩的坑

第一个坑是用错探头带宽。前面说过，低带宽探头会把边沿测慢，让你误以为边沿有问题，然后去调驱动强度，结果越调越乱。测 LP 之前先确认探头带宽够。

第二个坑是忽略电源对 LP 的影响。LP 的 1.2V 高电平通常来自一个专门的 LDO 或者 D-PHY 的内部稳压。如果这个电源纹波大、上电慢，LP 电平就会不稳，表现为概率性失败。我遇到过一块板子，LP 电源和数字电源共用，数字部分一忙，LP 电平就抖，屏就闪。分开供电之后问题消失。

第三个坑是把 LP 和 HS 的端接搞混。HS 需要差分端接（通常 100Ω），LP 是单端，端接方式不同。如果接收端的端接配置错了，HS 可能还能凑合跑，LP 直接崩。查原理图时一定要确认端接电阻的位置和阻值。

第四个坑是软核 IP 的 LP 时序没按规范配。自己搭 D-PHY 软核时，很多人只关注 HS 的速率和眼图，LP 的时序参数随便填。结果 HS 跑得飞快，LP 一塌糊涂。LP 的时序参数必须严格按规范和接收端 datasheet 来配，不能想当然。

5.3 提升 LP TX 兼容性的实用技巧

基于这些年的调试经验，我总结了几条提升 LP TX 兼容性的做法，都是实测有效的：

• LP 保持时间适当留余量：不要卡规范下限，往上留 20%~30%，兼容性明显改善，性能损失可忽略。
• LP 边沿速率适中：太快 EMI 差、太慢建立不够，取规范中值附近比较稳。
• LP 电源独立且干净：单独 LDO 供电，加足够的去耦电容，远离数字噪声源。
• 走线等长且阻抗受控：LP 虽然慢，但 P/N 之间的偏斜会影响状态判决，走线尽量等长。
• 调试时先降速：HS 速率先降到最低，把 LP 调通，再逐步升速，问题定位会清晰很多。

6. 从 LP TX 延伸到整个 D-PHY 调试的方法论

调 LP TX 调多了，会发现它其实是整个 MIPI D-PHY 调试的一个缩影。D-PHY 的难点从来不是某一个模块，而是HS 和 LP 两套系统的协同。HS 负责吞吐，LP 负责控制，两者在时间上严格交替，任何一方的时序出问题，都会在另一方表现出来。

我的方法论是：遇到 MIPI 问题，先分层，再分模式。分层是指把问题定位到协议层、控制器层还是物理层；分模式是指确认问题出在 HS 还是 LP。很多工程师一上来就抓 HS 眼图，抓半天没结果，其实问题在 LP。反过来，也有人一遇到问题就怀疑 LP，结果 HS 的端接根本没配对。

具体到 LP TX，我建议把它当成一个独立的子系统来对待：单独测它的电平、边沿、时序，确认它在各种条件下都稳定，再去和 HS 联调。这样问题不会互相掩盖，定位效率高很多。

另外，LP TX 的调试很依赖对规范的理解。D-PHY 规范里关于 LP 的参数不少，但真正影响兼容性的就那么几个：状态保持时间、边沿速率、电平范围。把这几个吃透，比通读整本规范有用。我自己的做法是把这几个关键参数抄在一张纸上，调试时随时对照，时间长了就形成肌肉记忆了。

最后说一个心态上的体会。LP TX 这类"低速控制逻辑"，在项目里往往不被重视，出问题时又特别难查，因为它不像 HS 那样有直观的眼图可以看。但恰恰是这些不起眼的地方，决定了产品的稳定性和良率。我见过太多项目，HS 跑得漂亮，量产却因为 LP 的边沿一致性差而良率上不去。把 LP TX 当回事，是 MIPI 调试从"能跑"到"稳定"的关键一步。