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简介：本资源是一套基于Verilog语言实现的硬件级TCP代理程序，面向FPGA开发工程师、网络协议研究者及嵌入式系统学习者，解决传统软件TCP代理在高并发场景下延迟高、吞吐受限的核心瓶颈。项目通过FPGA可编程逻辑实现TCP连接建立（三次握手）、数据透明转发、连接释放（四次挥手）及状态管理等关键功能，显著提升网络功能加速能力，适用于负载均衡、安全网关与边缘计算等实际部署场景。压缩包为ZIP格式，共57.72MB，虽未提供具体文件明细，但结合描述可知其包含Verilog源码、测试平台（Testbench）、仿真波形脚本及FPGA综合约束文件等核心开发资产，支撑从仿真验证到板级部署的完整流程。目前已有566人学习下载，读者可直接获取可综合、可仿真的TCP协议硬件实现方案，深入理解TCP状态机在RTL层面的设计逻辑、并发连接管理机制以及面向硬件优化的数据通路结构。

1. 为什么要在FPGA上跑TCP代理：不是为了炫技，而是解决真实带宽瓶颈

某高校通信实验室在做5G边缘节点协议卸载验证时，遇到一个典型问题：ARM Cortex-A53软核处理TCP连接建立+数据透传，吞吐卡死在85 Mbps，远低于千兆以太网物理层能力。他们试过优化Linux内核参数、换用DPDK，但CPU占用率始终压不下来——因为三次握手状态机、滑动窗口更新、校验和重计算这些操作，在通用CPU上本质是串行密集型任务。这时候，把TCP代理逻辑下沉到FPGA里，就不是“能不能做”的问题，而是“必须做”的工程选择。本方案提供一套可综合、可仿真、可上板验证的Verilog TCP代理实现，覆盖从以太网MAC层接入、IP/TCP协议栈精简实现、到应用层数据透传的完整链路。它不追求RFC全兼容，而是聚焦在高吞吐、低延迟、确定性时序三个硬指标上，适合嵌入式网络加速、工业网关协议转换、教学实验平台等场景。如果你正在做FPGA网络方向的毕设、课设，或需要一份能直接烧录进Zynq-7010/Artix-7系列开发板跑通的参考设计，这份资源就是为你准备的。

2. 总体架构设计：三层流水线与四个核心模块的职责划分

本TCP代理采用清晰的分层流水线结构，将网络协议处理解耦为物理层适配、网络层调度、传输层控制、应用层透传四层，避免单模块功能过载导致时序收敛困难。整个系统运行在100 MHz主频下，关键路径经Vivado 2022.1综合后最大延迟为8.2 ns，满足时序余量要求。所有模块均采用同步复位、无锁存器设计，支持跨时钟域信号同步（如GMII接收时钟域→系统主时钟域）。下面按数据流向展开各模块设计细节。

2.1 物理层适配模块：GMII接口与以太网帧解析

该模块负责对接标准GMII接口，完成以太网帧的接收与发送。重点在于帧边界识别与CRC校验剥离。接收侧使用两级FIFO缓存原始字节流，通过检测前导码（0x55555555）+SFD（0xD5）组合定位帧起始；发送侧则在帧尾自动补全4字节CRC32校验值（采用IEEE 802.3标准多项式0x04C11DB7）。关键代码如下：

// GMII接收状态机片段：识别SFD并启动帧捕获 always @(posedge clk_rx) begin if (rst_n == 1'b0) begin rx_state <= IDLE; rx_byte_cnt <= 0; end else begin case (rx_state) IDLE: begin if (rx_dv && (rx_data == 8'hD5)) begin // 检测到SFD rx_state <= CAPTURE; rx_byte_cnt <= 1; end end CAPTURE: begin if (rx_dv) begin rx_fifo_wr <= 1'b1; rx_fifo_din <= rx_data; rx_byte_cnt <= rx_byte_cnt + 1; if (rx_byte_cnt == 1522) // 最大帧长+4字节CRC rx_state <= IDLE; end end endcase end end

提示：此处rx_dv为GMII有效数据指示信号，必须严格与rx_clk同步采样。若未做两级寄存器同步，极易因亚稳态导致帧丢失——这是初学者最常翻车的第一步。

2.2 网络层调度模块：IP包解析与路由决策

该模块解析IPv4首部，提取源/目的IP地址、协议类型（固定为0x06表示TCP）、总长度字段，并执行最小化路由判断：仅支持直连子网转发（即目的IP与本地IP掩码与运算结果匹配），不实现ARP请求。所有IP校验和验证均在硬件中完成（采用累加取反法），错误帧直接丢弃。模块输出包含：ip_valid（IP头校验通过）、ip_src_addr、ip_dst_addr、ip_total_len、ip_payload_offset（IP头长度×4）五个关键信号，供上层TCP模块消费。

2.3 传输层控制模块：精简TCP状态机与窗口管理

这是整个代理的核心。我们放弃实现全部11种TCP状态，只保留CLOSED→SYN_SENT→ESTABLISHED→FIN_WAIT_1→CLOSED五态流转，覆盖代理场景下99%的连接生命周期。关键设计点有三：

1. 序列号生成：使用LFSR（线性反馈移位寄存器）生成伪随机初始序列号（ISN），避免被预测；
2. 滑动窗口维护：仅维护接收窗口（rcv_wnd）与发送窗口（snd_wnd）两个16位寄存器，不实现SACK选项；
3. 超时重传：采用固定RTO=1s（由27位计数器实现），不实现RTT动态估算——牺牲部分自适应性，换取纯组合逻辑实现的确定性延迟。

2.4 应用层透传模块：双端口RAM与零拷贝转发

代理不解析应用层数据内容，仅做字节级透传。为此设计专用双端口Block RAM（BRAM），容量为64 KB，端口A接TCP接收FIFO，端口B接TCP发送FIFO。当一端收到完整TCP段（含PSH标志或达到MSS阈值），立即触发RAM读写指针跳转，实现零拷贝转发。实测在100 Mbps线速下，该模块平均转发延迟为3.7 μs（从接收帧末尾到发送帧开头），远低于Linux软件栈的80+ μs。

3. 关键协议实现：三次握手、校验和与滑动窗口的Verilog落地

这部分是方案能否真正跑通的命门。很多开源Verilog TCP项目止步于仿真，就是因为没啃下这几个硬骨头。我在这里把调试过程中反复验证过的实现逻辑拆解出来，每一段都对应实际可综合的代码块。

3.1 三次握手状态机：如何避免SYN洪泛导致的状态溢出

标准TCP握手需维护每个连接的五元组（src_ip, src_port, dst_ip, dst_port, state），但FPGA片上RAM有限。本方案采用连接池+哈希索引策略：预分配32个连接槽（conn_pool[31:0]），用目的端口低5位作为哈希索引（dst_port[4:0]），冲突时线性探测下一个空闲槽。状态机代码强制加入超时退出机制：

// SYN_RECEIVED状态下的超时保护 always @(posedge clk) begin if (rst_n == 1'b0) begin syn_timer <= 0; syn_timeout <= 1'b0; end else if (state == SYN_RECEIVED) begin if (syn_timer < 27'd100_000_000) // 1秒@100MHz syn_timer <= syn_timer + 1; else begin syn_timer <= 0; syn_timeout <= 1'b1; // 触发超时清理 end end else begin syn_timer <= 0; syn_timeout <= 1'b0; end end

注意：syn_timeout信号会清空当前槽位所有字段，并向应用层发送RST包。这个设计让代理在遭遇SYN Flood攻击时，不会因状态表填满而瘫痪，而是主动断连保核心。

3.2 校验和计算：并行累加与字节序对齐的实战技巧

TCP校验和要求对伪首部（12字节）+TCP首部+数据进行16位反码求和。难点在于：

• 伪首部含IP地址（大端），而FPGA内部多为小端处理；
• 数据长度非2字节对齐时需补0；
• 必须处理进位回卷（carry wrap-around）。

本方案采用三级流水：第一级并行计算16位字累加（sum16），第二级将sum16[15:0]与sum16[31:16]相加处理进位，第三级取反。关键代码中强制字节对齐：

// 数据段校验和计算前的字节对齐 wire [15:0] aligned_data = (data_len[0]) ? {data_byte[7:0], 8'h00} : // 奇数长度补0 {data_byte[15:8], data_byte[7:0]}; assign sum16 = sum16_prev + aligned_data;

3.3 滑动窗口更新：基于ACK确认号的实时窗口收缩

窗口大小由TCP首部window_size字段给出，但实际可用窗口需结合已发送未确认字节数动态调整。本模块维护snd_una（未确认的最小序列号）与snd_nxt（下一个要发送的序列号），二者差值即为已发送未确认字节数。每次收到ACK时，执行：

if (ack_num >= snd_una && ack_num <= snd_nxt) begin snd_una <= ack_num; // 窗口左边界前移 snd_wnd <= tcp_hdr.window_size; // 窗口大小重载 end

提示：此处ack_num必须是经过序列号回绕处理的真实值（ack_num = {ack_high, ack_low}），否则在长连接中会因序列号回绕误判ACK有效性——这是TCP代理调试中最隐蔽的玄学Bug之一。

4. 避坑指南：FPGA TCP代理开发中5个高频翻车点及根治方案

做这个项目时，我带着某高校三个小组调试了整整两周，发现以下问题出现频率最高。它们看似简单，实则排查耗时极长，特此整理成避坑清单，每一条都附带现场抓波形验证过的解决方案。

4.1 现象：仿真中TCP连接能建好，但上板后永远收不到SYN-ACK

原因：GMII发送侧未正确驱动tx_en信号。Verilog中tx_en必须在第一个有效字节（DA）的上升沿前至少2个周期置高，且持续到帧结束。很多初学者直接用tx_valid代替，导致PHY芯片认为帧无效而静默丢弃。
解决：在发送FIFO读使能逻辑中，插入两级寄存器延时，并用tx_clk采样tx_fifo_empty信号确保时序安全：

// 正确做法：tx_en提前2周期置高 reg tx_en_d1, tx_en_d2; always @(posedge tx_clk) begin tx_en_d1 <= (tx_fifo_cnt > 0); tx_en_d2 <= tx_en_d1; end assign tx_en = tx_en_d2;

4.2 现象：代理能收包，但发出的ACK包Wireshark显示"TCP checksum incorrect"

原因：校验和计算时未包含伪首部，或伪首部中IP地址字节序错误（应为大端，但代码用了小端拼接）。
解决：在testbench中单独例化校验和模块，输入标准RFC测试向量（如RFC 793 Appendix A中的Example Computation），比对输出。确认伪首部构造为：{src_ip[31:24], src_ip[23:16], src_ip[15:8], src_ip[7:0], dst_ip[31:24], ...}。

4.3 现象：高并发连接下，部分连接状态卡在SYN_RECEIVED不再变化

原因：哈希索引冲突处理逻辑缺陷。当dst_port[4:0]指向的槽位已被占用，线性探测未检查conn_pool[i].state == FREE，而是直接写入，导致旧连接状态被覆盖。
解决：在写入前增加双重校验：

if (conn_pool[hash_idx].state == FREE || conn_pool[hash_idx].state == CLOSED) write_target <= hash_idx; else // 启动线性探测，遍历32个槽位找FREE状态

4.4 现象：数据透传延迟忽高忽低，示波器测得抖动达200 μs

原因：双端口RAM读写指针未做格雷码编码，跨时钟域同步时发生亚稳态，导致指针错位引发数据错乱。
解决：将读写地址总线全部转为格雷码，用两级寄存器同步后再转回二进制：

// 写地址格雷码转换（标准算法） assign wr_addr_gray = {wr_addr[15:1], ^wr_addr[15:0]}; // 同步后转回二进制 assign wr_addr_bin = {wr_addr_gray[15], wr_addr_gray[15:1] ^ wr_addr_gray[15:0]};

4.5 现象：代理运行数小时后突然停止转发，JTAG调试发现某个状态机卡死

原因：未处理TCP FIN包的TIME_WAIT状态。标准TCP需保持2MSL（约4分钟）等待，但FPGA无实时时钟，若简单计时会导致状态机长期占用。
解决：取消TIME_WAIT，收到FIN后直接进入CLOSED，并在发送FIN-ACK后启动1秒超时，超时即释放连接槽位。实测在1000连接/秒压力下无泄漏。

5. 上板验证与性能验收：从ILA抓波形到吞吐压测的完整闭环

验收不是跑通仿真就结束，必须完成从FPGA底层信号观测到网络层性能度量的全链路验证。我一般按以下四步走，缺一不可。

5.1 第一步：用ILA核抓取关键协议信号，确认握手流程原子性

在Vivado中插入ILA（Integrated Logic Analyzer）核，捕获以下8个信号：gmii_rx_dv,tcp_state,tcp_src_port,tcp_dst_port,tcp_flags,tcp_seq_num,tcp_ack_num,bram_wr_en。重点观察三次握手阶段：

• Client发SYN时，tcp_flags==0x02，tcp_seq_num为非零值；
• Proxy回SYN-ACK时，tcp_flags==0x12，tcp_ack_num==client_seq+1；
• Client再发ACK时，tcp_flags==0x10，tcp_ack_num==proxy_isn+1。

提示：若发现tcp_ack_num在SYN-ACK包中为0，说明ISN生成逻辑未使能——这是综合后常被优化掉的致命错误，务必在ISN寄存器声明时加(* keep="true" *)属性。

5.2 第二步：用Wireshark验证协议合规性，重点关注字段填充

将开发板GMII接口接至PC（通过PHY芯片转换），在PC端用Wireshark抓包。过滤条件设为ip.addr==<board_ip> and tcp，检查：

• 所有TCP包Checksum字段显示"Good"（非"Bad"）；
• Window size值与代理配置一致（默认4096）；
• Options字段为空（本方案不实现MSS、SACK等选项）；
• Time since previous frame稳定在10 ms以内（证明无异常重传）。

5.3 第三步：iperf3压测吞吐与延迟，建立基线数据

在PC端运行iperf3 -c <board_ip> -t 60 -i 1，开发板运行轻量级TCP echo server（已集成在代理固件中）。记录60秒内每秒吞吐（Mbps）与平均延迟（ms）：

注意：iperf3服务端必须绑定到代理监听的端口（默认8080），且禁用Nagle算法（-n参数），否则小包延迟会被人为拉高。

5.4 第四步：压力测试稳定性，用Python脚本模拟真实业务流

写一个Python脚本，每5秒新建10个TCP连接，每个连接发送100个1KB数据包后关闭。连续运行2小时，监控：

• 连接建立成功率（目标≥99.99%）；
• 内存泄漏（通过JTAG读取连接池占用率，应无单调上升趋势）；
• 异常中断次数（ILA中error_flag计数器，应为0）。

我一般会把这四步写成一个validation_checklist.md文档，放在工程根目录。每次提交新版本前，强制自己逐项打钩。从那以后我每次改完TCP状态机，都强制走一遍ILA抓波形+Wireshark验包+iperf3压测的三连流程，哪怕只是改了一行注释——因为FPGA里的协议Bug，从来不会给你第二次机会。希望帮到你。

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