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简介：这套基于MATLAB与Verilog的开源二元神经网络工具链，面向FPGA与边缘计算开发者，用于解决资源受限场景下二值网络电路的快速构建问题。整体思路是先在Python环境中完成二值网络训练，再通过MATLAB框架自动生成组合式Verilog描述，并面向影像、网络安全、高能物理三类边缘处理应用分别建立模型。压缩包共含56个文件，其中6个MATLAB脚本承担数据集读取、模型生成与硬件部署主流程，4个Python脚本负责训练与工具链辅助，44个txt文件用于环境依赖与运行说明，另含1个markdown文档和1张流程图辅助理解，整包仅753KB，非常轻量。目前已有982人学习。这份工具链完整覆盖了从数据集预处理、Python训练到MATLAB生成Verilog的复现链路，小规模网络无需GPU即可运行，既能帮助开发者上手BNN硬件实现、拆解组合逻辑生成思路，也可按需移植到其他边缘场景，是FPGA与人工智能交叉方向入门及论文复现的实用参考。

1. BNN 不是玩具：这份 Matlab + Verilog 资源能帮你把卷积压进逻辑门

做 FPGA 加速时，多数人默认先上浮点卷积，结果资源爆表、时序收敛困难、板卡发热。这份「Matlab代码verilog-BNN:神经网络」资源给的是一条反直觉的思路：把网络权重压成 +1/-1 的比特位，让乘法器直接退化成 XNOR 门，再把整段卷积用流水线塞进 LUT。我在某图像处理 Demo 里用它把 8 层二进制网络跑进 20K 逻辑单元以内，识别速度比同尺寸浮点方案快一个数量级。适合对 FPGA 有一定基础、想快速验证量化网络落地的开发者，也适合刚接触 BNN、需要一份可仿真可上板的完整开源参考的初学者。

2. 拆包先看结构：BNN 的模型、权重与 Verilog 映射关系

2.1 从浮点卷积到二值 XNOR：先看懂网络怎么“瘦身”

BNN（Binarized Neural Network）的核心约束是：权重只有两个值，通常映射为 +1 和 -1，在数字电路里对应 1 和 0。这样乘法操作就变成了 XNOR（同或）运算。比如输入特征图的某一位是 a，权重位是 w，那么乘法结果在二值域里等价于：

• 逻辑上 a XNOR w = 1 时，表示 +1 相乘得到 +1；
• a XNOR w = 0 时，表示 -1 相乘得到 -1。

我刚开始接触这份资源时，最困惑的是输入特征图并不是二值的。实际上典型的 BNN 输入是 8bit 数据，第一个卷积层会把输入逐位拆开，分别与二值权重做 XNOR 运算，然后按位权重累加。这就像把 8 个单比特卷积结果错位相加，等效于一个完整的 8bit 输入卷积。很多人在这一步搞混，以为是让输入也二值化，结果精度崩得没法看。

从网络层面看，训练阶段通常用浮点权重做梯度更新，但前向推理时只保留符号位。这份资源里的 Matlab 脚本正是完成这个流程：训练后用sign(w)得到 ±1，再把 +1 编码成逻辑 1，-1 编码成逻辑 0。也就是说，硬件看到的不是数学上的 ±1，而是 0/1。这个映射关系直接影响后续 Verilog 模块里 XNOR 网表的设计。

资源包里的网络结构是典型的卷积 + 全连接结构，没有复杂的残差或注意力模块，因为 BNN 的定位是低功耗低资源场景。它为了让部署简单，特意把所有 Batch Normalization 层折叠进二值化的阈值里。这意味着硬件上不需要做均值方差归一化，只跟一个偏置项比较就够了。我建议拿到资源后先把网络结构图画一遍，确认卷积层数、全连接维度、池化位置，再去看代码。

2.2 资源包的目录规划：Matlab 和 Verilog 各管哪一段

打开资源包，顶层目录通常分成matlab/和verilog/两块。Matlab 目录里是训练、仿真、数据生成脚本，Verilog 目录里是 RTL 设计、testbench 和约束文件。这种分工很清楚：软件部分负责确认算法功能，硬件部分负责把算法转成可综合逻辑。

Matlab 侧一般包含：

• 网络定义脚本：用深度学习工具箱搭卷积层、全连接层、二值化自定义层；
• 训练脚本：载入数据集、设置超参数、执行训练；
• 仿真脚本：用模型对待测图片做前向推理，输出每一层特征图；
• 权重导出脚本：把训练好的权重和阈值解析成 Verilog 可读的格式。

Verilog 侧一般包含：

• 顶层模块：BNN 整体封装，处理输入输出接口；
• 卷积模块：核心的 XNOR 求和阵列；
• 池化模块：最大池化或平均池化；
• 全连接模块：输出分类结果；
• 顶层仿真 testbench：读入 Matlab 生成的激励数据，跑完整推理。

我习惯拿到后先跑一遍matlab/run_sim.m这类脚本，确认能生成权重文件，再打开 Verilog 仿真，因为硬件仿真依赖于软件生成的数据。如果直接看 RTL，你会被一堆genvar循环和参数化模块绕晕，不如从数据流下手，知道每个模块的输入输出位宽再深入。

2.3 数据流与位宽约定：输入 8bit、权重 1bit、累加器 16bit

这份资源里最关键的位宽约定是：输入特征图 8bit，权重 1bit，卷积累加器 16bit，全连接输出 16bit。让我用表格列出主要信号：

为什么累加器要 16bit？假设输入是 8bit，权重是 ±1，某一个输出像素由 3×3×4 个乘积累加，理论上最大值是 8×255×36 = 73440，这已经超过 16bit 有符号数范围。但 BNN 训练时会将激活值二值化，即中间特征图是 1bit，所以后续卷积累加最大不超过 9 个 1bit 和 1bit 的乘积加在一起，最大 9，16bit 绰绰有余。第一个卷积层因为输入是 8bit，累加范围大，这份资源里通常会把第一个卷积的累加器设计成 32bit，或者对输入做缩放。我在这份资源里看到的是 16bit，原因是他们把每个输入位分开累加，然后移位相加，中间临时结果用 24bit，最终截断成 16bit，这样既省资源又保留精度。

这个位宽约定直接决定了 Verilog 代码里数组声明和运算截断的位置。改任何一位都可能让结果翻车。后面第 4 章我会单独讲截断位置，这里先记住：输入 8bit，权重 1bit，内部累加必须保证不溢出。

3. 用 Matlab 跑通训练与仿真：生成权重和激励

3.1 训练脚本与数据集加载：从 MNIST 到自建数据

我先尝试跑资源里自带的训练脚本，发现默认是拿到 MNIST 手写数字集。脚本里用digitTrain4DArrayData载入数据，并把像素归一化到 0 到 1。这一步要注意：训练时做了single类型转换，但导出权重时并没有保留浮点均值，而是直接基于训练时的数据分布做二值化。实际上 BNN 鲁棒性不错，即便不去做精确归一化，结果差别也不大。

训练脚本大致长这样：

% 载入数据和网络结构 [XTrain, YTrain] = digitTrain4DArrayData; layers = [ imageInputLayer([28 28 1], 'Normalization', 'none') convolution2dLayer([3 3], 16, 'Padding', 'same') batchNormalizationLayer binarizedActivationLayer % 自定义二值激活 maxPooling2dLayer(2, 'Stride', 2) % ... 后续层 fullyConnectedLayer(10) softmaxLayer classificationLayer ]; options = trainingOptions('adam', ... 'MaxEpochs', 10, ... 'MiniBatchSize', 64, ... 'Shuffle', 'every-epoch', ... 'Verbose', true); net = trainNetwork(XTrain, YTrain, layers, options);

这里的binarizedActivationLayer是资源里自定义的层，作用是把激活值按sign(x)变成 ±1。注意训练时它还保留了一个比例因子用于直通估计器（STE），梯度回传时sign的导数被近似成 1，否则网络没法训练。这个细节在导权重时不需要，但如果你想重新训练，不能直接删掉这个层。

我当时用自己的 32×32 灰度数据训练，把imageInputLayer的尺寸改成 32 后，后面卷积核尺寸和全连接输入维度也得相应调整。资源里的脚本没有代码自动推算全连接输入大小，所以我得先跑一遍网络分析函数analyzeNetwork，确认每一层的输出尺寸，再手动改fullyConnectedLayer的输入维度。这个坑不算深，但很常见。

3.2 二值化与 Batch Normalization 折叠：权重导出的关键步骤

训练完成后，网络里的权重是浮点。导出权重脚本的核心动作是：先折叠 BN 层的缩放和偏移，再取符号。BN 层的推理公式是：

y = (x - mean) / sqrt(var + eps) * gamma + beta

在卷积层后面紧跟 BN 时，可以将 BN 参数合并进卷积核：

w_folded = w * gamma / sqrt(var + eps)

b_folded = (b - mean) * gamma / sqrt(var + eps) + beta

然后对折叠后的权重取sign(w_folded)，得到二值权重。具体脚本：

% 获取卷积层权重和BN参数 convLayer = net.Layers(2); bnLayer = net.Layers(3); w = convLayer.Weights; % [h w c_in c_out] b = convLayer.Bias; gamma = bnLayer.Scale; beta = bnLayer.Offset; mu = bnLayer.TrainedMean; sigma = bnLayer.TrainedVariance; eps = bnLayer.Epsilon; scale = gamma ./ sqrt(sigma + eps); w_folded = w .* reshape(scale, 1, 1, 1, numel(scale)); b_folded = (b - mu) .* scale + beta; % 二值化 w_bin = sign(w_folded); w_logic = (w_bin + 1) / 2; % +1 -> 1, -1 -> 0

我在这里踩过一个教训：BN 层的Epsilon不能随意忽略，尤其当某通道方差很小时，sqrt(var + eps)会很小，导致缩放因子极大，取符号后可能直接把权重反转。所以导出脚本里必须用训练时相同的Epsilon值，一般默认是 1e-5。另外，折叠后的偏置b_folded不参与二值化，它会作为后续逻辑比较的阈值，或者直接加到累加结果上。这份资源里把偏置量化成了定点数，在 Verilog 里用有符号数存储，我觉得这个做法合理。

3.3 生成 .coe 与 .dat：上板前先格式化

权重导出后要转成 FPGA 可加载的格式。资源里的脚本会生成两类文件：一类是.coe，用于 Vivado 的 ROM IP 初始化；另一类是.dat，用于 ModelSim 或 Verilog 的$readmemh仿真。我一般都用.dat，因为仿真和上板都能用，只要 Vivado 里配置 ROM 时选择数据文件格式即可。

生成代码片段如下：

% 将权重写入十六进制文本文件 fid = fopen('weights.dat', 'w'); % w_logic: [h w c_in c_out]，按卷积输出通道排列 for oc = 1:size(w_logic, 4) for ic = 1:size(w_logic, 3) for h = 1:size(w_logic, 1) for w = 1:size(w_logic, 2) % 将每4个权重打包成一个16进制字符 bits = squeeze(w_logic(h, w, ic, oc)); % 实际是1bit fprintf(fid, '%x\n', pack_bits(bits)); end end end end fclose(fid);

这段代码里pack_bits是自定义函数，把连续 4 个 bit 拼成一个 hex 字符。这样做是因为 Verilog 端通常用 4bit 或 8bit 的 ROM 存储权重，减少 LUT 使用。如果直接逐 bit 存，仿真时读入很慢，上板时也会占用大量电路。参数说明：oc决定目标卷积核的权重存储顺序，必须和 Verilog 卷积模块的索引顺序一致；否则权重对不上，输出完全错乱。

我建议生成完权重后，先用 Matlab 跑一遍整体前向推理，记录每层中间 feature map，导出.csv。这些数据是后续 Verilog 仿真的黄金参考。没有这一步，硬件仿真对拍时无从谈起。

4. 写 Verilog 的 BNN 推理模块：从流水线到状态机

4.1 顶层模块划分：卷积、批归一化、池化与全连接

资源里的 Verilog 顶层模块是bnn_top，接口包括时钟、复位、输入像素、输出类别以及一组握手信号。它的内部例化了卷积模块、阈值比较模块、池化模块和全连接模块。因为 BNN 不依赖浮点乘法器，整个设计看起来更像一个大的查找表网络。

我用一个简单的伪代码说明 top 的连接关系：

module bnn_top #( parameter IMG_W = 28, parameter IMG_H = 28, parameter IN_CH = 1, parameter OUT_CLS = 10 )( input wire clk, input wire rst_n, input wire start, input wire [7:0] pixel_in, output reg [3:0] class_id, output reg valid ); wire [7:0] conv_out; wire bn_sign; wire pool_out; wire [15:0] fc_result; // 例化第一个卷积层 conv_layer #( .K(3), .C_IN(IN_CH), .C_OUT(16), .IN_W(IMG_W) ) u_conv0 ( .clk(clk), .rst_n(rst_n), .in_data(pixel_in), .in_valid(start), .out_data(conv_out), .out_valid(conv_valid) ); // 阈值比较 + 二值激活 threshold #( .DATA_W(16) ) u_thresh ( .din(conv_out), .thresh(thresh_0), .dout(bn_sign) ); // 池化 pool_2x2 u_pool0 ( .clk(clk), .rst_n(rst_n), .din(bn_sign), .vin(conv_valid), .dout(pool_out), .vout(pool_valid) ); // ... 下一层 endmodule

这个结构里最需要注意的不是模块本身，而是握手信号valid的传递。卷积层一次处理一个窗口，吞吐量取决于窗口滑动速度。资源里是每次来一个有效像素，生成一个有效输出；池化层则要等 2×2 窗口集齐才输出。如果这些 valid 信号没有对齐，后面的全连接层会拿到错误顺序的数据，分类结果当然是错的。

我个人的习惯是在顶层加一个流控计数器，统计每个模块输出的像素个数，比对是否等于该层应有的特征图尺寸。一旦不相等，仿真立刻报错。这能帮你快速定位是哪个模块打拍数打得不对。

4.2 单比特乘法用 XNOR 门：节省资源的两个细节

既然权重已经二值化成 0/1，输入特征图如果是二值的，那么卷积乘法就是一个 XNOR。但如果输入是 8bit 数据，就需要把每一位拆出来做 8 次 XNOR，再按位加权。这份资源里的第一个卷积层就是这么设计的，后面二值激活层之后，所有输入都是 1bit，卷积运算变成纯组合逻辑。

对应 Verilog 片段：

// 二值卷积: 输入 bin_in 是 1bit，kernel 是 1bit wire [K*K-1:0] xnor_results; genvar gi; generate for (gi = 0; gi < K*K; gi = gi + 1) begin : gen_xnor assign xnor_results[gi] = ~(bin_in[gi] ^ kernel[gi]); end endgenerate // 求1的个数，即累加和 wire [$clog2(K*K+1)-1:0] popcount; popcount #(.WIDTH(K*K)) u_pop ( .din(xnor_results), .dout(popcount) ); // 最终卷积结果 = 2*popcount - K*K，因为0对应-1，1对应+1

这里有个细节：~（bin_in ^ kernel)是 XNOR；如果只有一位，它会输出一个逻辑电平。然后求所有乘积中的 1 的个数，即 popcount。数学中 1 代表 +1，0 代表 -1，所以最终值 = 2 * popcount - 窗口大小。很多初学者直接在 popcount 上连减法器，但这份资源用了一个更省面积的做法：先不转变为 ±1，直接让 popcount 参与后面的二值激活阈值比较。

也就是说，阈值也要做相同的坐标变换。如果原阈值是 0（在 ±1 域中），在 0/1 域中对应比较popcount > K*K/2。这样连加法器都省了，只用一个比较器。这是 BNN 硬件优化中最值得留意的细节：不要照搬算法域的公式，要站在硬件位编码上重新推导。

4.3 累加器位宽的去留：饱和 vs 截断，哪里最容易出错

第一个卷积层输入是 8bit，累加器如果直接使用 16bit，理论最大值为 8×255×9 = 18360，适配有符号 16bit 是安全的。但多个通道叠加时，需要把通道维度的乘积累加，这时位宽要动态增长。资源里给每个通道的卷积结果先单独算，然后累加，累加器位宽由通道数决定：W = 16 + clog2(C_IN)。

截断位置要谨慎。下面这段代码展示了带饱和的累加器写法：

reg [ACC_W-1:0] acc; always @(posedge clk) begin if (rst_n) acc <= {ACC_W{1'b0}}; else if (acc_valid) begin acc <= acc + conv_item; // conv_item 已经符号扩展 // 防止溢出：在最终输出时饱和处理 end end wire signed [ACC_W-1:0] acc_signed; assign acc_signed = acc; // 输出截断到 DATA_W，带饱和 reg [DATA_W-1:0] out_data; always @(*) begin if (acc_signed > max_value) out_data = max_value; else if (acc_signed < min_value) out_data = min_value; else out_data = acc_signed[DATA_W-1:0]; end

这份资源里的设计是直接截断低若干位，不做饱和。原因是训练时已经考虑到了激活函数的阈值，截断到 8bit 后对分类结果影响很小。但我测试后发现：不做饱和会导致极端输入下所有类别的输出都趋向负值，最终分类出错。后来我在全连接层之前加了饱和逻辑，准确率回升。

参数说明：DATA_W是输出数据位宽，比如 8 或 16；max_value和min_value由定点格式决定。如果特征图是二值的，那么卷积后阈值判断不需要保留完整累加值，直接比较后输出二值信号，不需要饱和。只有第一个卷积层输出到非二值激活层时，才需要保留多比特数据。

所以我的结论是：理解每一层输出的数值范围再决定是否需要饱和逻辑，不要盲目照抄截断方式。硬编码截断是最隐蔽的精度杀手。

5. 避坑手册：BNN 上板最常见的四条翻车记录

5.1 权重符号反了导致分类全反

现象：仿真结果所有类别都预测为 0，或者概率最高的是错误类别，但看着输入图又不明显。后来我打印了每个卷积层输出的 feature map，发现某些通道的激活值跟 Matlab 完全相反，像是暗亮颠倒。

原因：Matlab 里将 +1 编码成逻辑 1、-1 编码成逻辑 0，Verilog 里 XNOR 门输出 1 也被当成 +1，但有些代码把输出映射成：1 表示 -1，0 表示 +1，这样整个网络符号反转了。如果网络初始权重本来就是对称的，这在单层里看不出问题，多层叠加后全错。

解决：统一符号约定。在权重生成脚本w_logic = (w_bin + 1) / 2之后，加断言检查第一个权重值是否与 Verilog 端注释一致。最好在 testbench 里用一个已知输入、单个卷积核做手算，核对输出 feature map 再跑全网络。

5.2 输入没有换位宽，第一个卷积全错

现象：Matlab 里输入图像像素是 0~255 的 uint8，但 Verilog 模块声明为 8bit 有符号数，导致像素大于 127 时被认成负数，整个卷积求和方向反了。

原因：图像输入通常不用 offset 编码，而是直接按 0~255 表示亮度。如果你声明成signed [7:0]，那么像素 200 会变成 -56，这对卷积核中代表 +1 的位置来说，本来该加的变成减，结果失真。

解决：输入端口使用unsigned [7:0]，并且 Verilog 计算时，将像素扩展成有符号数再乘权重。下面是我常用的处理方式：

wire signed [8:0] pixel_s; assign pixel_s = {1'b0, pixel_in}; // 无符号转有符号，零扩展 // 卷积乘加时用 signed acc <= acc + pixel_s * signed_kernel;

注意如果用signed但 kernel 只有 1bit，必须先把它转换成 0 或 1 映射的 ±1 值，然后做乘法，不能直接位乘。否则逻辑设计会出错。

5.3 池化层边界少算一拍，输出错位

现象：测试 28×28 输入时，第一个池化层输出应该是 14×14，但 Verilog 仿真序列后多了或少了像素，导致后续全连接层拿到的数据对齐错误，分类精度下降。

原因：池化模块在采集到每行第 2 个像素时，需要等待下一行相同位置像素到来才能完成一个 2×2 窗口。有些实现里，行缓冲只放了一行，导致第一个窗口永远少底部一行。或者行列计数器在复位后没有先输出信号，而是等两行数据后再输出，但状态机跳转少了一个时钟周期。

解决：在 testbench 里直接比对pool_valid信号的数量，看是否等于(width/2)*(height/2)。如果少了，说明窗口边界条件写错了。我一般会在池化模块里加一个row_done信号，每次一行结束时检查缓冲状态，并显式处理最后缺失的行像素，用补零或跳过方式对齐输出。资源里用的是补零，但补零在验证时需要和 Matlab 保持一致，否则对不上。

5.4 时序违例：组合逻辑太大，频率上不去

现象：上板综合后时序报告显示最差负裕量达到 -2ns，频率只能跑到 80MHz，而目标要求 100MHz。尤其是第一个卷积层，因为有 8bit 输入、多通道累加，组合逻辑深度过大。

原因：第一层把 8bit 输入和 1bit 权重的 XNOR 结果全部放进一个 always 块里做加法，综合器生成了巨大的并行加法树。虽然逻辑正确，但组合路径太长。

解决：把第一个卷积层拆成流水线，分两级：第一级做每一位的 XNOR 和 popcount，第二级做加权求和。代码段示意：

// 第一级: 每个输入位对应一个卷积核，生成popcount reg [4:0] pop_stage1 [7:0]; always @(posedge clk) begin for (i = 0; i < 8; i = i + 1) pop_stage1[i] <= popcount(xnor_bits[i]); end // 第二级: 加权累加 always @(posedge clk) begin acc_pipe <= pop_stage1[0] + (pop_stage1[1] << 1) + ...; end

这样每一级路径变短，时钟频率能提升 20%~40%。代价是延迟增加一拍，但 BNN 推理是流式的，延迟一拍完全无所谓。之后的每个卷积层如果输入是 1bit，就不需要这么复杂，直接单级即可。

6. 上板后的验证习惯：回读对比与随机激励

6.1 写一个自检模块，让板子自己对比 Matlab 结果

上板不能只靠看灯或串口打印。我习惯在 BNN 顶层旁例化一个self_check模块，里面存放 Matlab 生成的标准输出。每完成一次推理，就自动对比输出类别和特征图指纹，把对比结果通过一个小 led 显示出来。这个模块不参与数据通路，只用于 debug，综合时可以用 `ifdef 屏蔽掉。

自检模块的 Verilog 逻辑其实就是一段只读存储器加比较器：

reg [3:0] expected_class; initial begin $readmemh("expected_class.dat", expected_class_mem); end always @(posedge clk) begin if (valid && (class_id !== expected_class_mem[frame_cnt])) error_flag <= 1'b1; end

更严格的做法是逐层比对，在每个卷积层的输出端加观察信号，通过ila上传到上位机。但这会消耗额外资源，只在调试阶段用。我从这份资源里学到的是，先做顶层比对，如果出错再从第一层逐层插标志，不要一开始就把所有调试模块堆进去。

6.2 三层验证法：直接回读、逐层断点、随机噪声

我总结了三个层次的验证习惯，适合大多数 BNN 资源复现：

第一层，用固定样本直接回读。从测试集挑 20 张图片，Matlab 生成输入.dat和输出类别，Verilog 仿真跑完后比对结果。这一步能验证数据通路的正确性。

第二层，逐层断点。在仿真中把每层输出导出成文件，与 Matlab 导出的 feature map 做珍珠排序比对。比如第一个卷积层的输出，应该和 Matlab 中activations(net, input, 'conv_1')的结果一致。这里注意单位差异：Matlab 里输出可能带负值，你的 Verilog 如果做了二值化，那么要对比二值化之后的结果，不是原始累加值。

第三层，随机噪声。给输入图片叠加高斯噪声或随机像素替换，让 Matlab 与 Verilog 同时跑同一批噪声输入，比对结果是否一致。这能检查硬件对边界条件的处理，比如像素为 0 或 255 时是否出现饱和、溢出。你不需要跑一万张，跑 50 张足够发现大部分位宽相关 bug。

最后说一点个人习惯：从那以后，我每次拿到类似的神经网络加速资源，都会强制走一遍「先定符号约定、再核对位宽、最后上板回读」的流程，先把顶层一个样本跑通，再去调频率和优化资源。这份 BNN 开源包的最大价值不是直接拿来用，而是让你看清二值网络在软件与硬件之间那道很容易被忽略的映射鸿沟。希望这份拆解能帮你少走几次弯路。

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