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AI 芯片的软硬件设计这个系列写到第六篇，我越写越觉得一个道理值得反复强调：单纯的硬件指标和单纯的软件优化，在AI芯片面前都不成立。真正决定一颗芯片能不能用、好不好用的，往往是软硬件交界处那层看不见的设计——指令集怎么定、编译器怎么排、数据怎么搬、精度怎么降，全在这一层发生。如果你是从第一篇追到这里的读者，应该还记得我之前说过"先定软件模型，再谈硬件架构"，这第六篇就把这个原则展开，专门聊协同设计中那些最容易翻车、也最值得花功夫的地方。

这一篇适合正在做AI加速器芯片的人，也适合做AI编译器、模型部署工具链的工程师。对在校学生来说，它更像一份"真实项目中软硬件如何互相妥协"的案例集。我不打算堆概念，直接按一条完整的开发链路走下来：先看指令集取舍，再看编译器和调度，然后是数据通路与存储映射，接着是量化与稀疏化这些软硬配合的经典场景，最后聊验证和性能分析时我踩过的坑。

1. 第六讲的内容边界：从"能跑"到"跑得值得"之间的地带

1.1 为什么这个系列写到第六篇才谈协同

前五篇我基本把AI芯片的硬件底座拆完了：算力单元怎么排、脉动阵列怎么回事、存储层次怎么设计、系统互联怎么做。模型也就是那几大件。但很多读者反馈说，看完之后能做出一块"能跑"的芯片，Rubens验收通过，可一到真实项目里就发现差距很大——实测利用率只有理论峰值的百分之二三十，功耗比估算高一倍，模型移植花的时间比设计芯片还长。

问题就出在"能跑"和"跑得值得"之间。硬件的理论算力、存储带宽、功耗数字都是静态的，但实际负载是动态的。Transformer里一个矩阵乘的shape是[batch, seq_len, hidden]，另一个是[hidden, ffn]，两个算子在硬件上的表现完全不是一回事。如果你只做算子级的硬件设计，不考虑编译器会怎么把它lower到指令流，不考虑数据排布能不能让存储带宽跑满，那最终一定是在软硬件两边反复打补丁。

所以说软硬件协同设计不是一种可以独立做的东西，它是整个芯片项目的中枢决策路径。这也正好是第六篇该触达的位置：前面把独立模块都讲完了，现在把它们拧在一起看。

1.2 一次协同失误的实际代价

我见过的一个模拟项目最能说明问题。某团队设计了一款针对Transformer的加速器，峰值算力标得很漂亮，FP32下30 TOPS。他们还很自豪地做了张FLOPs表，说理论上是某商用卡的几倍。结果软件组把LLM推理引擎移植上去之后，实测吞吐只有理论值的四分之一。原因不是任何一个模块坏了，而是有三个地方同时不匹配：

• 权重格式是[out_ch, in_ch]，但数据通路按[in_ch, out_ch]读入，导致每读一个数据都要跨列取，前面用DMA精心搞的双缓冲完全失效；
• 编译器把LayerNorm这种elementwise算子和后面的MatMul合并成了一个kernel，但硬件上没有对应的流水机制，中间结果要倒腾两次片外内存；
• 量化只做了8bit，而硬件存储bank宽度是32bit，一个权重要占4个bank，带宽利用率只有25%。

三个问题单拎出来都不算大，合在一起就是灾难。最关键的是，它们在RTL仿真阶段根本不会暴露，因为仿真只验证功能不验证性能。等到FPGA原型上跑才发现，改一处就要动另一处，牵一发动全身。这个案例我会在后面几节里反复引用，因为它的每一个根因都对应着一个协同设计的决策点。

2. 指令集设计：精度、灵活性与硬件资源的三方博弈

2.1 一个算子的三种指令落地方式

AI芯片的指令集设计是我见过争论最多的地方。争论的本质是：你到底给软件（编译器、手写kernel）多大的表达自由，同时还能保证硬件效率。

拿一个最简单的全连接层来举例，有三种落地方式。第一种是纯标量指令，每条指令算一个乘加，靠循环展开跑满，这是早期DSP的做法，现在没人这么干了；第二种是SIMD向量指令，一条指令做一串乘加，需要数据排布连续才能喂得饱；第三种是专用矩阵指令，比如GEMM [M,N,K]一次性给出一条大指令，硬件内部用脉动阵列或乘加阵列批量完成。

三种方式的本质区别在于，硬件从指令里拿到的信息量不同。专用矩阵指令的信息密度最高，硬件一次就能知道"我要做一个多大的矩阵乘、数据从哪读、结果写到哪"，编译器不需要一个个安排乘加单元。但代价是它把算子锁死在了矩阵乘这个大类别上——如果来了一个非矩阵运算，比如Gather类的稀疏操作，这条专用指令就浪费了，还得靠底层的通用指令兜底。

所以现在的主流做法不是单选，而是分层：一套精简的标量/向量ISA做地基，一个矩阵扩展指令域做高算力覆盖，两者中间由编译器负责翻译和切分。我自己的实践体会是，指令集设计一定要先列清楚目标模型家族，而不是为了"通用"去堆指令，每一个多余的指令域都是在给后端实现和编译器写代码背债。

2.2 向量扩展与矩阵指令的粒度选择

粒度这个词，看起来是硬件设计的参数，实际上是在替编译器做决定。向量指令的VLEN选多少合适？矩阵指令的tile尺寸选多大？选小了，单条指令干得活少，指令带宽会成为瓶颈；选大了，寄存器堆和SRAM容量扛不住，编译器也会因为找不到那么多连续数据而干瞪眼。

我在实际项目里常用的判断维度有两个。第一是看目标模型中占比最高的算子维度。比如做视觉模型的芯片，卷积的C维通常是64的整数倍，那么向量宽度按64个16bit lane设计就是合理的；做LLM推理的，K维可能动辄128甚至更大，那矩阵指令的tile最好能覆盖一个64×64的块，让编译器能把整块计算一次性发出去。

第二个维度是数据类型的扩展性。如果芯片既要支持FP32训练推断，又想覆盖INT8推理，那指令粒度最好以"每种类型各自的最优宽度"为准，而不是统一取个大值。因为FP32一个lane占32bit，INT8只占8bit，同样宽度的数据总线，INT8下的有效lane数是FP32的四倍，指令语义必须允许这种复用，不然后端的存储对齐全乱套。

这里有一个很实用的细节建议：在设计ISA时给每个扩展指令域加一个可查询的"形状描述"字段，工具链能够从硬件配置文件里读到支持的最小tile、最大tile和步长约束。别小看这个字段，它让编译器可以在寄存器分配阶段就做合法化检查，而不是等到codegen最后一步才发现指令不可用。

2.3 数据排布的默认约定：软硬件的第一个契约

如果说指令集是软硬件之间的语法，数据排布就是语义。这两个必须一起定，不能先各自搞定再对接。很多协同问题的根因，都是数据排布约定出了问题。

设计数据排布时，核心要回答的问题很具体：权重到底按[out_ch][in_ch]排还是[in_ch][out_ch]排？输出feature map是NHWC还是NCHW？中间activation要不要强制做对齐padding？这些看起来是软件层的小事，但在硬件上直接决定存储bank会不会打架、DMA能不能连续搬运、向量单元能不能对齐读取。

我推荐的做法是：在指令集设计文档里单独开一章叫"数据布局约定"，把所有算子的输入输出格式规范死，并且为准不支持的排布明确报错语义。编译器在这个约束下做布局转换，硬件按这套约定设计存储映射和DMA控制逻辑。如果某一天模型里有算子坚持要用到另一种排布，那就首先在编译器里插入一个layout conversion的节点，而不是让硬件去适配这个例外。

这种做法初期会显得"不灵活"，但经历一次真实流片你就会明白：灵活性的代价是确定性的缺失。编译器无法保证每次都生成高效的布局转换代码，硬件也无法覆盖所有奇怪的访问模式，软件和硬件各自的复杂度都会直线上升。

3. 编译器策略：在硬件约束下规划计算顺序

3.1 计算与访存：编译器真正要解决的不是算得快

很多没做过芯片软件栈的人以为编译器最重要的工作是优化算术逻辑，比如常数折叠、指令选择之类的。在通用CPU上这些确实重要，但在AI芯片上，编译器的大部分时间其实花在回答一个更朴素的问题：数据放在哪、什么时候搬、搬完能不能马上算。

原因很简单，AI芯片的算力对成本和功耗极敏感，片上SRAM永远不够大，片外DRAM的带宽永远不够宽。一个大型矩阵乘需要读入的数据量动辄几十MB，片上几MB的SRAM根本装不下，那就必然要分块搬运。编译器要决定的就是怎么切分循环、切多大的块、在切好的块上做几次数据复用，以数据搬运量最小。

这就引出了一种通用的思考工具：如果你手上只有4MB的片上SRAM，而你的算子是[4096, 4096]的矩阵乘，你打算怎么办？如果一个块的大小正好是一个输出tile的大小，能装下对应的块A和块B，那么编译器每载入一份数据，就可以把它复用到输出方向上对应个数的输出点上。这个"复用次数"越多，片外带宽压力越小。但块越大，SRAM越紧张，搬运一次的延迟也越长。编译器做的就是在这些约束里找一个平衡点，这本质上是一个带约束的搜索问题。

3.2 循环分块的实操：先看roofline再定策略

我在调编译器调度时，第一步永远不是改代码，而是先画roofline模型。纵轴是算力利用率或者MFLOPs，横轴是运算强度（每字节数据能支撑多少次浮点运算）。把目标模型里的每个算子按运算强度标在图上，如果是低于roofline转折点的，说明它是个memory-bound算子，优化重点应该放在数据复用和搬运上；如果高于转折点，说明它是compute-bound，优化重点才回到算力调度上。

同一个Transformer模型里，MatMul某些层是compute-bound，某些层因为batch太小反而变成了memory-bound；Softmax、LayerNorm在推理阶段几乎都是memory-bound；Embedding的查表干脆是纯带宽问题。一个优秀的编译器需要针对每类算子采用不同的tiling策略，而不是一套循环变换走天下。

具体到分块参数，我常用的初始化原则是：让片上SRAM的80%用于数据缓冲区，留20%做指令缓冲、索引和状态量。在这个预算下，如果数据是INT8类型，一个输出block选[64, 64]，那么需要的权重块是[64, K块]、激活块是[K块, 64]，K块大小就取决于能塞进多少SRAM。这个计算方式可以直接手算，不用猜，我建议每个做编译器的人都有这个"心算SRAM账"的能力。

3.3 静态调度还是动态调度：AI芯片的答案很明确

到了实际调度执行时，无数人会纠结要不要在硬件上加一个动态调度单元，让计算单元有空就跑下一条指令，像CPU的乱序执行那样。短答案是：AI芯片不该这么做。

原因有两个，而且都很硬。第一，动态调度单元的硬件开销非常大，需要记分板、重命名、ROB，这些在GPU和CPU上是合理投资，因为它们的负载五花八门。但AI芯片的负载就是高度规律的算子流，绝大多数情况下编译器能静态地知道每一条指令需要多长时间、什么时候该搬数据，动态调度带来的灵活性根本用不上，反而是白白浪费面积和功耗。第二，依靠动态调度会掩盖调度问题。如果编译器生成了一大堆等待指令、空转指令，动态调度会帮它把这些坑填上，但代价是芯片利用率永远上不去。反过来，没有动态调度，编译器必须自己直面寄存器冲突和存储带宽峰值，问题暴露得越快，解决得越早。

我用过一个比喻：AI芯片的编译器像是一个给仓库安排进货出货计划的调度员，而硬件流水线是仓库的传送带。传送带自己想"聪明"去临时改变货物顺序，听起来很美，但代价是仓库必须建造成本极高的分拣中心。对这个场景，更划算的是调度员把所有上下货计划写好，传送带只管按计划执行。这个理念，在绝大多数专用AI芯片里都是对的。

4. 数据通路与片上存储映射：最容易翻车的地方

4.1 从存储bank宽度反推一切

第1节里提到的那个利用率25%的案例，根因之一就藏在这里。硬件设计时把SRAM的bank宽度定成32bit，觉得这样读一个FP32权重最合理。但软件端模型量化成INT8后，每个数据只有8bit。如果编译器还是按一个元素占一个bank的方式分配地址，那么一次32bit的读取只有1/4是有效数据。这就是协同设计里最典型的"硬件假设过时"问题。

正确做法是，在电路设计阶段就规定bank与数据类型的映射关系。比如bank宽度32bit，那么INT8数据应该在一个bank里放4个元素，编译器负责把连续的4个INT8打包成一行存取；FP32数据就是一行一个。这个约定如果写清楚了，函数库和编译器就能自动生成正确的打包/解包逻辑，DMA也能一次搬运完整的有效数据。

另一个关键点是地址对齐。硬件SRAM多按行交错、多个bank体组织，如果某个tensor的首地址没有对齐到bank边界，那么一次突发访问会跨bank，后续的所有地址都会错位。我在很多项目里发现，真正严重的性能bug不是算法复杂度高，而是某个指针少了一个对齐操作，导致整体带宽直接减半。所以工具链里一定要有一个内存布局检查阶段，专门校验每个tensor的对齐属性和bank冲突程度。

4.2 双缓冲和乒乓：解决搬运与计算的互相等待

数据通路上最经典的技巧就是双缓冲。它的原理很简单：一块SRAM区域被切分成A、B两份，DMA先往A里搬下一份数据，同时计算单元在B里读当前份数据；等A搬完了，B也算完了，二者交换角色。这样做的效果是，数据搬运延迟被"隐藏"在计算后面，CPU里相当于软件流水线的情形。

但双缓冲真正的难点是三份时间的对齐：计算时间、DMA搬运时间、切换开销。如果DMA搬运速度慢于计算，那么即使双缓冲，也总有空闲期，此时要考虑减少每次搬运的数据量、提高复用次数，或者干脆换一个方向的数据排布。现实中还有更复杂的三缓冲甚至多缓冲，用来处理搬运时间波动大的场景。我不是建议你一上来就多缓冲，而是说，先算清楚单次tile的计算周期和搬运周期，再决定缓冲深度。

我在这个环节踩过最典型的一个坑是：把buffer切换逻辑写在了存储控制器的微码里，结果每次切换要多花好几个周期的固件开销。后来改成在DMA描述符里预先定义好三个可切换的buffer地址，由硬件自动切换，开销才降下来。这个教训让我意识到，数据通路上的"元操作"往往比主计算更影响实际性能。

4.3 跨bank冲突的建模与规避

银行冲突不是GPU独有的话题，在AI芯片的SRAM设计里同样存在，只是很多人叫它交织访问。当多个并发的访问请求打到同一个bank上，它们就不得不排队，尽管SRAM总带宽还有富余。最常见的是向量指令的loaded操作，一行数据的元素依次分布在bank0、bank1、bank2、bank3……如果一条指令的起始地址恰好让两个有效元素落在同一个bank，那么这条指令需要两个周期才能读完。

解决跨bank冲突通常需要三板斧。第一是地址位交错排列，让连续地址分布在不同的bank里，这是基础；第二是编译器尽量对齐向量访问的首地址，把bank冲突概率从随机变成确定；第三是把冲突敏感的算子（比如Gather）改成顺序读入再在片上做shuffle，宁可多一次片上重排，也不让多个未对齐访问同时打到bank上。

这三个方案实现的优先级是反过来的：先让编译器规避、再做地址设计，最后才轮到硬件shuffle兜底。因为编译器规避往往是零成本的，只要排布设计得符合规律，bank冲突就根本不会发生。而硬件shuffle是有面积代价的，能少用就少用。

5. 量化与结构化稀疏：软件侧决定硬件省多少电

5.1 量化格式的硬件成本账

量化是软硬件协同里最能体现"软件决定收益"的领域。模型从FP32变到INT8，硬件算力密度直接翻倍，内存带宽需求减半，这个账谁都算得明白。但问题在于，支持INT8不是简单把乘法器换成8bit，而是整套存储、总线、累加器、激活函数都要跟着调整。

首先，累加器需要保留更高的精度。8bit乘法结果是16bit，连续累加时如果不做定点缩放电，精度会很快丢失，所以通常累加器要做成INT32。其次，激活值如果也用INT8，那conv后面的ReLU、LayerNorm等都要有INT8的实现版本，每一步的定点格式要对齐。最容易被忽略的是偏置：偏置往往是FP32的，但卷积计算是INT8的，硬件里需要做一次加法前的类型转换，这一条如果没写清楚，软件组通常会自己偷偷把偏置转成FP16，结果精度和硬件行为都不一致。

再进一步，现在的趋势是4bit甚至更低比特。但我对这个方向一直持谨慎态度，不是4bit不能用，而是硬件的性价比曲线很陡峭。从8bit到4bit，算力密度理论上翻倍，但激活值和权重的量化误差非线性增加，需要更复杂的校准、更精细的per-channel/per-group处理，还要在硬件里支持混合精度计算。省下的那一半带宽和面积，往往被多出来的校准流程和重训练投入抵消了。

5.2 稀疏化要"结构化"才有硬件意义

谈到稀疏化，我发现一个很常见的认知陷阱：模型稀疏率明明已经很高了，为什么在加速器上一点速度提升都没有？原因是，绝大多数软件层面的稀疏是"非结构化"的，每个权重矩阵里零的位置随机分布，硬件如果要跳过这些零，就必须在运行期逐个判断权重是否为0，而且还要处理不规则的内存访问，这比干脆全部算一遍还贵。

真正能被硬件高效利用的是结构化稀疏，比如以2:4模式为代表的细粒度结构稀疏：每4个连续元素里固定最多2个非零。在这种约束下，硬件可以通过索引表预测哪些元素有效，并通过乘法阵列的重排实现固定节拍的跳过。还有更粗粒度的块稀疏：每8×8或者16×16的块要么全稀疏被跳过，要么全参与计算。

所以我现在做模型稀疏化，从来不以"稀疏率"为目标，而是以"硬件可跳过率"为目标。具体动作是：在模型结构设计阶段就注入块稀疏约束，训练过程中强制权重满足块结构，推理引擎和编译器只需要跳过那些标记为空的块即可。这里又回到老话：软件给的约束越规则，硬件的收益越稳定。无序的智能在AI芯片这里不值钱。

5.3 校准与重训练的工程流程

量化落在工程上，运行流程有一套已经被验证了无数遍的步骤，但每一步都有细节。

• 第一步，选校准集。校准集不是随便挑几百张图就够的，它要覆盖模型在真实场景中激活值的分布。我见过因为校准集过偏，导致某个channel的量化scale异常大，整个模型精度崩掉的案例。稳妥做法是收集三类样本：典型样本、极值样本、随机噪声样本，分别做statistics记录。
• 第二步，做per-channel还是per-tensor的scale选择。推理芯片上per-channel的精度明显更好，但代价是存储和查找逻辑复杂；per-tensor更省资源。我的建议是"默认per-channel，通道数过大的层转per-tensor"，并用脚本批量审计哪些层精度敏感。
• 第三步，量化感知训练的精调。很多人以为量化感知训练就是微调几轮，实际上是需要在训练图里插入伪量化节点，并且关注每一层的输出统计是否在量化后仍保持稳定。对于LLM这类大模型，更推荐先做权重和激活的分布整形，再配合少量step的训练。

这个流程里我吃过最大的亏是，校准和重训练两套代码管线没有对齐，导致同一层在校准时用了FP32的scale，在重训练时却用了一个不同的版本。排查了整整一周才发现是checkpoint里混了两个命名空间。这类问题听起来很蠢，但在真实工程里非常常见，所以我现在的习惯是，所有量化参数（scale、zero-point、bit位数、per-channel组大小）都作为模型图里的Attribute存在，而不是靠外围配置传递。

6. 软硬件联调的验证与性能分析实操

6.1 验证链条怎么排：别让性能问题演变成正确性问题

芯片设计验证是一个层层筛选的过程，但很多团队把功能验证和性能验证割裂开，直到FPGA阶段才做性能测试。我的建议是，从一开始就要有性能视角的验证计划，哪怕是一个cycle级功能模型。

完整的验证链条在我的经验里是这样的：先有指令集模拟器，比RTL快几个数量级，用来验证编译器和运行时软件栈的正确性，同时也能初步统计指令数，估算平均周期数；然后是cycle级性能模型，比指令集模拟器慢，但能精确到流水线停顿、bank冲突、带宽占用；再往下是RTL仿真，验证硬件的时序和功能行为；最后才是FPGA原型，用来跑真实的模型负载和操作系统级别的驱动。

指令数估算和带宽模拟这两项，最好在cycle级模型阶段就做。我几乎在每一个项目里都发现过类似问题：某个编译器优化选项让指令数减少了20%，但因为改变了数据访问顺序，导致DMA带宽峰值翻了一倍，整体Performance反而下降。如果没有cycle级模型，这个问题要到FPGA上才能发现，而那时候返工成本已经很高了。

6.2 性能剖面的经典陷阱

拿到性能数据之后，第一件事永远是确认瓶颈在哪。不要被平均指标带到沟里。我见过的经典陷阱有这几个：

• 只看算力利用率的平均值，不看病程分布。一个算子利用率为90%，另一个是20%，平均下来50%，看着还行，但真实延迟由那个20%的算子主导，优化应该指向它。
• 把带宽占用率当成影响因子，但忽略访问模式是突发还是平稳。两个算子同样占用50%带宽，一个均匀每周期发一次请求，一个每16周期突发一次，后者对DDR效率的影响要恶劣得多。
• 过度依赖计时器统计，忽略了软件栈里驱动同步点对整体时间的影响。有些推理引擎一次kernel launch就带几十微秒的CPU开销，在batch小的时候甚至占了总时间的一半，这不是硬件能解决的。

做性能分析时我会多问一句"如果我把某个算子的访存全部移到片内，整体延迟会降多少"。这个问题能把范围锁定到到底是搬运瓶颈还是计算瓶颈。

6.3 一个调优实例的完整复盘

最后用一个简化过的调优实例来把这套方法串起来。有一款模拟推理芯片，单算子MatMul理论利用率能到85%，但整个LLM推理的p99延迟超标30%。沿着上面提到的三类陷阱排查，发现三个算子各占一部分问题：

第一个算子的权重排布是[K,N]但硬件期望[N,K]，编译器在生成DMA描述符时做了一个整矩阵转置前置，这部分搬运完全没上roofline；第二个算子的activation buffer只分配了单缓冲，DMA搬运的启动延迟没有被计算隐藏；第三个算子的K维度不是bank宽度的整数倍，导致最后一部分数据占用了整条总线但只带回了少量有效数据。

我们修复了三处，但没有一上来就改硬件。第一处是在编译器里插入布局转换并在权重离线阶段预先处理完毕，把转置成本移到模型加载时的一次性步骤；第二处把buffer深度调到双缓冲，并把DMA启动提前一个tile；第三处是通过填充使K维度对齐到bank宽度。三者合在一起，p99延时就降了38%，其中编译器侧贡献最大。

这个复盘的结论其实很朴素：先改软件能改的，再动硬件。大约80%的性能问题都能在编译器和运行时层解决，真正需要改硬件的只是少数。而且因为软件先行，每次硬件改动都能有一个明确的目标函数和回归指标，不会变成无休止的工程谈判。

写到这里，AI芯片软硬件设计这个系列的内容基本就把一条完整的链路走完了。从最初的架构选型、指令集设计，到编译器调度、数据通路映射，再到量化稀疏化和验证调优，每一步都是软硬件两边反复协商的结果。如果你自己正在做一个AI加速器项目，我最后的建议是：把"软硬件契约"这个文档当成最核心的交付物来写，它比任何一份单独的原理图或者代码架构文档都重要。契约里写清楚数据排布、指令语义、量化格式、buffer切换规则，它决定了你的芯片是"纸面很强"还是"实测很强"。