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做数字IC的人，但凡碰过异步SAR ADC，基本都有过这样一段经历：RTL仿真跑得行云流水，所有码点都对着，一到综合之后，门级仿真不是冒出X态，就是时序报告里挂着一堆让人头皮发麻的violation，严重的时候直接功能错乱。更尴尬的是，综合工具报出来的错往往看不懂——它不是告诉你“你的逻辑写错了”，而是告诉你“这里有个combinational loop”、“这条路径没有约束”、“这个信号被优化掉了”。一旦进入这个阶段，很多人就开始怀疑人生，反复改代码、反复重新综合，折腾几天发现问题根本不在代码本身。

这篇文章想聊的，就是异步SAR逻辑综合后出错的那些高频原因。我会先从综合工具理解异步设计的方式讲起，再逐个拆解我实际调试中遇到的典型问题、定位方法和规避手段，最后整理成可以直接对照的速查表。不吹不黑，都是踩过坑之后的真实体会，希望能让正在被异步SAR综合问题折磨的人少走几步弯路。

1. 先理解异步SAR逻辑的特殊性，不然你连报错都看不懂

1.1 事件驱动的电路逻辑，和同步逻辑本质上是两个世界

同步数字电路之所以好设计、好验证、好综合，核心原因是整个系统被一个统一的节奏约束着——时钟沿到达的那一刻，所有触发器同时采样，数据只要在建立时间和保持时间内稳定，就不会出问题。逻辑综合工具的所有优化策略、时序分析模型、面积/功耗优化算法，几乎都是围绕这个“全局节拍”建立的。

异步SAR不一样。它最典型的结构是：比较器每完成一次比较，产生一个valid事件（ready信号），这个事件触发SAR逻辑更新DAC输入，然后启动下一轮比较。整个过程没有统一时钟，每个bit周期的长短由比较器速度、DAC建立时间、逻辑延迟共同决定。整个电路是一个典型的事件驱动系统。

这在RTL仿真里非常直观，你用always @(posedge valid)这种写法就能跑通功能。但到了综合阶段，工具并不知道valid是一个“事件”，它看到的只是“一个信号控制着一堆触发器的时钟端口”。于是它会把valid当作一根普通的组合逻辑信号来对待，开始做布尔化简、逻辑重组、优化时序，这一优化问题就来了——因为在异步事件链里，valid信号的到达时间本身就和前一级比较结果紧密耦合，工具按同步逻辑的全套世界观去分析这套电路，必然会出错。

1.2 综合工具默认把“时钟端口”当敏感信号，而不是时钟

这个点非常关键，也是很多初接触异步SAR的人最容易忽略的地方。你在RTL里写：

always @(posedge cmp_valid) begin sar_code[bit_idx] <= cmp_out; end

仿真器里这没有任何问题，事件驱动就是靠这个来模拟的。但综合工具拿到这段代码，会做一个它认为“天经地义”的处理：判断cmp_valid到底是时钟还是数据。如果工具认为它是数据（因为你的约束里根本没有定义它有时钟属性），它就会试图把这组寄存器转换成用cmp_valid做使能信号的同步寄存器结构，或者干脆把敏感列表分析成组合逻辑。

这就导致了两种典型的综合结果：第一，工具在warning里提示“signal cmp_valid is used as a clock and will be handled as data”，这时如果你忽略了，门级网表就会和你RTL仿真的行为产生本质差异；第二，工具尝试用综合策略优化掉它认为“冗余”的路径，结果把真正的异步触发链打断了。做异步SAR综合时，第一步就是明确告诉工具：哪些信号是异步事件，哪些触发器是被事件驱动的，哪些逻辑路径需要保持原样。

2. 综合后出错的高频原因逐个拆解

2.1 组合逻辑环路：最典型的综合报错，也是最容易被误判的

异步SAR逻辑里，反馈路径实在太多了：SAR逻辑更新DAC码字，DAC输出回到比较器输入，比较器结果又决定SAR逻辑下一步动作。这里面只要有一个环节是组合逻辑直连通路，就可能形成组合环路。

举一个我自己实测过的例子：某款异步SAR的控制逻辑里，为了提高速度，把比较器的valid信号直接送给下一级组合逻辑去预计算下一次切换的方向，然后在valid还在高电平时就提前把DAC的某些开关打开。RTL仿真时因为后仿真的延迟模型不一样，电路中出现了“valid → 组合逻辑 → 比较器使能 → 比较器输出 → valid”的通路。综合工具在拓扑检查阶段直接报了一个Combinational Loop。

这里最坑的一点是：工具报的loop位置往往和RTL里你感觉的loop位置不一样，因为它做优化后会把一些逻辑合并、反相，路径经过的中间节点完全变了。我一开始以为是自己约束写错了，绕着loop追了两天，最后用report_timing -loop彻查，才发现是RTL里一个不起眼的优先级分支造成了“从输出打到同组逻辑输入”的隐式通路。

处理组合环路的正确方式不是手动去罗列set_false_path把路径屏蔽掉，而是先回到RTL，把真正需要保持组合直通的路径和不应该存在的路径区分开。异步SAR有些反馈确实需要组合直连（这部分后面讲约束），但大部分报出来的loop其实是设计错误——要么缺了一级寄存，要么异步事件信号在组合逻辑里起了不该起的作用。

2.2 亚稳态：综合工具看不见，但你后仿真一定会碰见

异步SAR数字逻辑里，比较器的输出和外部输入信号（比如spi配置、时钟分频信号）天然是异步的。只要存在异步事件或异步数据跨越逻辑域，就一定存在亚稳态的可能性。综合工具不会主动告诉你“你这里会亚稳态”，因为从布尔逻辑角度看，代码没有任何错误，约束也能满足。亚稳态只会在门级仿真、特别是跑带SDF反标的后仿真时暴露出来，表现为寄存器输出既不是0也不是1，而是一个X态，然后这个X态像病毒一样在逻辑里蔓延。

我调试过的一个case是这样的：SAR比较器valid上升沿采比较结果，同时外部给了一个异步复位信号，RTL里两个信号没有做任何同步处理。综合后门级仿真里，只要异步复位释放的时间和valid上升沿靠得非常近，sar_code就会更新成未知值。当时我一度以为是SDF反标没做好，后来换了一种验证方法：在门级仿真里强制把时间精度调高，盯着寄存器DFF的D端和CK端波形看，发现其中一个DFF的CK上有个毛刺，触发瞬间D端刚好在翻转，输出变成了X。

解决异步SAR中亚稳态问题的标准做法有两条路：一是在异步事件进入逻辑域之前加同步器（两级触发器），二是用专门的异步FIFO/握手结构来确保事件和数据跨域的安全性。但这两条路放在异步SAR里都有一个别扭的地方——SAR本身追求极低延迟，每多一级同步器，比较器完成事件到DAC更新的延迟就多几十皮秒，直接影响频率上限。所以实操里更多人会采用“手工约束+局部同步”的组合：在关键异步路径上插入同步器，同时用set_false_path定义不需要严格时序分析的路径，让工具不要去优化这些同步器的延迟。

2.3 false path和multicycle path用反了：把关键路径设没了

这是异步SAR综合约束里最容易翻车的地方。

很多人为了让时序报告干净，习惯性把所有跨时钟域路径设成set_false_path，但异步SAR里的“跨时钟域”其实有两种截然不同的类型：

一种是真的异步无关路径，比如外部配置寄存器与SAR核心逻辑之间的信号，它们之间不需要在同一时刻保持稳定关系。这种情况下设false path是合理的。

另一种是异步SAR内部的事件链路径，从比较器valid到SAR逻辑寄存器、再到DAC切换，这条路径虽然名字里带“异步”，但它直接影响功能正确性，必须严格保证在事件到达后、下一轮比较开始前完成稳定。不少人的错误就是把这些路径也一股脑设成false path，综合工具乐得清闲，所有violation都消失了，后仿真直接功能错误。等到回查约束，才发现原来是把关键路径“假”掉了。

multicycle path同理。有些人觉得SAR每个bit周期有足够余量，就把某些路径设成multicycle=2甚至更大，结果工具按两个周期去摆逻辑，插入了大量缓冲器或者放松了优化，导致关键路径上延迟反而增大。其实异步SAR的特殊性在于：每个事件周期长度是动态变化的，综合工具根本不知道下一个valid什么时候来，它只能用约束去猜。让渡过多的周期数等于告诉工具“你有充足时间慢慢走信号”，最后工具就真的把逻辑摆得很散。

正确的处理方式是：核心异步事件路径不要设false path，而是给它们合理的目标约束——把比较器valid看作一个周期只有几纳秒的“伪时钟”，设置一个相对严格的时钟约束，让综合工具在这个约束下去优化组合逻辑。对于真正无关的异步路径，才用false path排除。

2.4 时钟域定义缺失，异步事件被当成“无用的数据信号”

接着上一节说，还有常见的问题是约束文件里根本没有定义比较器valid这类异步事件的时钟属性。工具在时序分析时找不到valid的时钟关系，就把所有由valid驱动的触发器当作同步寄存器处理，给它们的时钟端口挂了一个默认时钟或者干脆不分析。

这个问题的典型症状是：综合报告里大量路径显示“unconstrained”，综合刚跑完就没有任何setup/hold violation，因为工具压根没分析。门级仿真时却发现，valid信号到达触发器时钟端口的时间，和D端数据到达的时间经常在同一条边界上竞争，输出时而正确时而错误，完全取决于电路延迟的微小波动。

这也是异步SAR和普通异步设计的一个显著区别：普通异步设计是模块间跨时钟域，事件频率低、间隔宽松；异步SAR的事件链密度极高，一个转换周期内连续触发十来次，完全靠“事件到达时数据恰好稳定”来保证正确。工具不分析不代表不需要分析，后仿真迟早用X态告诉你答案。所以在综合前期就必须手动构造一个虚拟时钟附到valid这类事件信号上，或者用dc的create_clock -name CMP_VALID -period xx [get_pins cmp_valid]这种方式，让时序引擎意识到这根信号是周期性触发事件，这样secondary路径才能被真实地分析和优化。

3. 典型异步SAR场景排查实录

3.1 比较器完成信号：从“事件时钟”到同步逻辑的桥接

异步SAR里最核心的异步信号就是比较器的valid/completion事件。调试这个场景，我一般会在门级网表里拉出关键路径，确认valid信号的驱动源和扇出，看它是否同时接到了触发器的时钟端口和D端。

一个很有代表性的问题是：比较器valid信号作为触发器的时钟源，同时比较器输出作为数据输入，SDF反标后，由于比较器内部延迟和SAR逻辑延迟不匹配，valid到达寄存器时钟端口的时间，和比较器输出经过组合逻辑到达D端的时间完全乱掉。前仿真里两者差距可能只有几十皮秒，实际工艺角下可能拉大到一个纳秒级，这在晶圆实测里就是偶发误码。

我的处理方法是：在RTL层面就给比较器输出加一个本地锁存级，让valid信号先锁存当前比较结果，然后再让valid去触发下一级逻辑。这个锁存级相当于是给异步事件与SAR逻辑之间加了一个确定性边界，保证valid触发的时候锁存器里的数据已经稳定。虽然多了一点延迟，但整个异步链的时序可分析性大幅提升，综合约束也好写很多。

3.2 SAR逼近状态机的异步更新路径

SAR逻辑的另一个高频问题出在逼近状态机本身。很多实现里，SAR控制逻辑被写成一个异步状态机：某个bit比较完成后，根据结果决定下一位的码字，同时更新DAC。这个状态机的状态更新路径，天然是由组合逻辑和异步事件交织的。

我踩过的坑是：综合工具优化状态机的状态编码和状态转移逻辑时，会把一些时序上无关的状态合并或重组，这本是综合工具的正常优化，但对异步SAR来说，状态转移的组合延迟直接影响每一位转换周期，工具不会考虑这个延迟是否满足“事件间隔”的要求。综合完的网表里，状态机移位链路的组合延迟可能比单个bit事件周期还长，导致门级仿真出现位序错乱。

后来我改成在RTL里显式控制状态机的更新方式，关键状态寄存器用dont_touch属性保护起来，禁止综合工具重组。同时给状态转移路径设置了和目标事件周期一致的max_delay约束，让工具在优化时至少知道这条路径的延迟预算。这个方法比反复改代码要靠谱得多，毕竟综合工具默认不知道你的异步事件间隔是多少，只有你告诉它它才会去算。

3.3 门级仿真X态传播：现象最容易发现、根因最难找

门级仿真的X态是异步SAR综合问题最直接的表象。很多人遇到X态就往亚稳态方向想，但实际排查下来，X态至少有这么几个来源：

第一，未初始化的寄存器在门级网表里初值不确定，异步事件一旦触发，X态就开始传播。这个最简单，复位信号处理一下就行。

第二，时钟端口有毛刺导致寄存器输出X态，这在异步SAR里很常见。因为比较器valid信号通常是一根经过复杂组合逻辑的长线，延迟补偿做得不好时就会出现窄毛刺，触发DFF后导致D端采样失败，输出直接X。

第三，触发器本身在setup/hold violation下工作，门级仿真模型对时序违例的响应就是输出X。这种最隐蔽，因为你在RTL仿真里完全看不到任何异常，只有加上SDF反标后跑门级仿真才会出现。

排查X态时，有一个技巧非常有用：在门级仿真的波形里向下游追X态，追到某级触发器时，同时看它的时钟端和数据端的信号质量。如果时钟端波形有毛刺，优先修毛刺来源；如果时钟端干净但数据和时钟边沿靠得太近，优先查这条路径的时序约束。只有先区分X态来源，才不会在错误的方向上浪费几天时间。

4. 综合流程中的关键检查项与可复用配置

4.1 综合前必须完成的lint与约束核对清单

我把自己在综合前会做的一套检查列一下，每一步都有明确目的：

• 检查RTL中所有异步事件驱动的触发器，列出“时钟信号名、触发边沿、数据来源”清单。这份清单是你后面写约束的基础。
• 用lint工具检查组合逻辑环路。lint跑出来的loop和综合后工具报的loop可能不一致，但lint阶段发现的loop绝大多数是RTL层级的真问题，优先处理掉，比综合后排查省力得多。
• 检查异步事件信号是否有任何逻辑门参与了数据路径。如果valid信号既做时钟又做数据，拆开处理，否则综合工具会懵。
• 编写约束文件时，为每一个异步事件信号创建一个虚拟时钟，并把对应的触发器路径分组归到这些虚拟时钟域下。
• 对真正跨域的异步配置信号设set_false_path，对SAR核心事件链路径保持可分析，并设置合理的max_delay。

我现在做异步SAR项目，综合前一定会花半天时间把这几项过完。说实话，比反复综合、反复看report效率高非常多。

4.2 综合后报告的定向检查：不要只看setup/hold summary

综合刚结束时，很多人习惯性只看一眼setup/hold summary，绿色pass就觉得自己完工了。异步SAR项目这样是不行的，至少要有两个定向检查：

第一，用report_timing -loops检查工具是否报告了组合环路。有环路不代表一定错，但你必须知道每个loops对应的RTL路径是什么，确认它是否符合设计意图。如果工具报了环路又没有设false path约束，门级仿真时大概率会出问题。

第二，查看所有“unconstrained path”报告。同步设计里unconstrained路径可能无所谓，但异步SAR里unconstrained路径往往是异步事件没有建虚拟时钟导致的。这些路径不是“不需要约束”，而是工具漏分析了。我见过最离谱的一次，工具报告了一百多条unconstrained路径，全都是比较器valid到SAR寄存器的路径，整整一组关键链路完全没被优化。

4.3 门级仿真配合约束回读验证

综合后做完功能验证，最后一步我习惯做一个动作：把综合工具生成的时钟树、约束总结报告和RTL时钟端口列表做一次交叉核对。核对的逻辑很简单——你RTL里有几个异步事件信号，综合后的网表里就应该有对应的时钟树或伪时钟结构，对应触发器的时钟路径应该有共同的来源。

这一招看着土，但真能救急。有一次我们这边的版本迭代，新来的同事改了一版RTL，把比较器valid信号的产生路径挪了个位置，但约束文件没有同步更新，虚拟时钟还挂在旧的pin上。综合工具没有任何报错，setup/hold也全pass，门级仿真却频繁出现偶发错误。后来我用这个方法一交叉核对，立刻发现valid信号的约束完全失效了，动态驱动的触发器全被工具当成了静态配置寄存器处理。

5. 异步SAR综合问题速查表与实践心得

5.1 症状与原因对照表

下面这张表是我自己调试时一直放在手边的，遇到问题先对症状，再追原因，效率比从头分析高很多。

5.2 我踩过的坑，希望你别再踩一遍

写到这里，想分享几个真实项目里总结出来的心得，比前面那些条条框框更能帮人节省时间。

第一，异步SAR的综合约束，不是“让工具不报错”的工具，而是“告诉工具这个电路该怎么被理解”的语言。如果你发现约束写来写去都是在掩盖错误，那你可能还没理解到点上。我从那之后的所有异步SAR项目，约束文件一定由自己亲手写，不让脚本模板自动生成。

第二，综合工具对异步逻辑不是“不能优化”，而是“不懂怎么优化”。它会把你的异步事件链当成一个普通的同步逻辑来摆电路，摆出来的结果是“满足了你给的约束”但“破坏了器件的真实时序”。解决的办法不是禁止优化，而是给工具足够的信息去理解你的设计意图。关键路径上的寄存器添加dont_touch，关键事件信号建虚拟时钟，事件链路径设置合理的max_delay，这些操作合在一起才是一个完整的约束策略。

第三，后仿真出现X态，第一时间不是怀疑综合工具bug，而是怀疑自己的约束遗漏。我调试过的一个最费解的问题，前后花了将近一周，最终原因是某个异步配置信号没有设置同步器，而它在特定软件配置下会和comparator事件发生竞态。这个问题的根源不是综合工具，而是RTL设计里的CDC漏洞，综合只是把这个漏洞延迟暴露了而已。

最后再说一个扩展的方向：如果你做的异步SAR频率比较高、位数比较多，建议花时间把异步事件链的时序建模单独整理一份文档，把每个事件到下一个事件之间的路径延迟预算、每级逻辑的delay目标都固定下来。这样后续版本迭代、工艺更换、面积优化时，约束的调整就有的放矢，而不是每次从头试错。异步SAR设计本身已经够别具一格了，综合这块别再让手工作坊式的排查方式拖后腿。