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在EMC预测试实验室里，我的板子在125MHz附近冒出一个近20dBμV/m的尖峰，超标将近6dB。排查到最后，问题出在我引以为傲的那段“最短路径”MDI走线上——它为了绕过两个过孔，跨过了一条地平面裂缝。那次之后，我对以太网PHY到RJ45的走线有了完全不同的态度：MDI不是简单的差分线，它是整个接口链路里最容易“看起来没问题、实际到处是坑”的部分。

这篇教程我打算完全按照“手把手”的标准来写，从MDI信号本身是什么、为什么这样走，到阻抗控制、磁性元件摆放、EMC接地策略，再到布局流程、测试验证，尽量把每个环节的原理和操作细节都说透。适合正在画第一块以太网板子的硬件工程师，也适合那些板子能通、但送去过EMC就翻车的朋友。

1. 走线之前必须吃透的MDI信号本质

1.1 100BASE-TX与1000BASE-T的信号差异

很多人上来就打开布线编辑器开始拉线，但连这条线里跑的信号是什么样都没搞清楚。MDI（Medium Dependent Interface）指的就是PHY芯片端到RJ45连接器端那一段物理链路信号。它和我们熟悉的RGMII、MII完全是两回事：RGMII是芯片之间的数字接口，MDI是真正要上线的模拟差分信号。

100BASE-TX只用两对线，一对发送（1、2脚），一对接收（3、6脚），编码方式是MLT-3，信号基频约31.25MHz。听起来频率不高对吧？但MLT-3的上升沿很陡，实际谐波分量能一路窜到125MHz以上。所以很多EMC测试在125MHz处出包，源头往往就是100BASE-TX的MDI。

1000BASE-T就复杂多了：四对线全部同时收发，每对都是双向，采用PAM5调制，符号率125MBaud。每对线在任意时刻既在发也在收，由混合电路和回声抵消来处理。这就意味着4对线之间的skew、对内P/N之间的skew、以及整条链路的阻抗一致性，要求比100BASE-TX苛刻得多。

我见过不少工程师画千兆以太网时，还用百兆的思路：随便拉线，只保证能通。结果样机调试时发现协商上千兆后很容易掉线，或者百兆正常千兆总丢包。这类问题多数不是PHY芯片配置错了，而是MDI走线质量不达标。

1.2 电压型PHY与电流型PHY的差异

PHY芯片按MDI驱动方式可以分为电压型和电流型两大类，这个差异直接影响变压器中心抽头的偏置电路设计。

电压型PHY内部是电压源驱动，输出阻抗已经匹配到约100Ω差分，中心抽头通常只需要接一个偏置电压或者通过电容交流接地；电流型PHY内部是电流源驱动，对外呈高阻状态，必须靠变压器中心抽头提供直流偏置回路。如果中心抽头的偏置电容漏焊、容值不对，或者走线寄感过大，电流型PHY的信号会明显振铃，眼图质量显著恶化。

布局布线层面两者差异不大，但选型时一定要看清数据手册里中心抽头的推荐接法。同样是1000BASE-T的PHY，有的中心抽头要求经过0.1μF电容到地，有的要求经过Bob Smith端接网络，有的直接接电源。照着参考设计抄往往没事，自己“灵活发挥”就容易出玄学问题。

1.3 Auto-MDIX与线对映射

Auto-MDIX功能能让PHY自动检测网线是直连线还是交叉线，并自动切换收发方向。这个功能救了很多人的命，但它也掩盖了一个问题：如果你PCB上把TX+和TX-接反了，或者把1、2这对和3、6这对对调了，Auto-MDIX不一定都能自动纠正，尤其是对调（crossover）在某些实现里依赖额外检测逻辑。

所以布线时不要想着“反正有Auto-MDIX”，该按定义接就按定义接。RJ45的1、2一对，3、6一对，4、5一对，7、8一对，这是铁律。我见过DIY的板子把1、2和3、6接反了，百兆能通，千兆协商异常，最后拿万用表量连接器才发现线序画反了。

2. 100Ω差分阻抗不是玄学：层叠、线宽与参考平面的联动

2.1 差分阻抗控制的底层逻辑

MDI差分对的单端目标阻抗约50Ω（以地为参考），差分阻抗约100Ω。差分阻抗不是两根线各自阻抗的串联，它取决于线对自身的几何尺寸以及它们与参考平面之间的耦合关系。

打个比方：两根线之间的耦合越紧（间距小），差分阻抗越低；线对离参考平面越近，差分阻抗也越低。反过来，线越细、离参考平面越远、两根线拉得越开，差分阻抗越高。实际设计时就是调整线宽、线距、介质厚度这三个变量，把Zdiff凑到100Ω±10%以内。

别指望靠PCB板厂默认工艺直接给出精确阻抗。你必须在设计文件里明确标注哪些网络是100Ω差分，并给出目标线宽和间距，板厂会根据他们的叠层结构帮你微调。

2.2 从2层板到多层板的取舍

如果PHY到RJ45的走线很短（比如2cm以内），有些低成本2层板设计也能跑通百兆以太网。但注意是“能跑通”，不是“能过认证”。2层板没有完整参考平面，差分阻抗很难控制，共模回流路径也不可控，只要走线稍长一点，天线效应立刻显现。

我的建议是：只要板子上有以太网接口，至少用4层板。典型叠层是：

• 顶层：信号（MDI走这里）
• 第二层：完整地平面
• 第三层：电源平面
• 底层：信号

MDI走顶层，正下方第二层是连续地平面，这是最稳、最容易满足100Ω阻抗的结构。表层微带线的阻抗计算比较成熟，用SI9000或者Polar算一下就有参考值。注意表层走线阻抗还受阻焊层影响，计算时可以按板厂提供的模型为准。

6层板更充裕一些，可以把关键的MDI和时钟信号放在不同层，进一步隔离干扰。但并不是层数越多越好，关键还是每层都有连续参考平面，并且不要跨越分割。

2.3 参考平面完整性：哪些坑不能踩

阻抗计算的前提是参考平面连续。如果MDI走线下方有地平面开槽、裂缝，或者恰好跨过电源平面的分割带，局部阻抗就会突变，还会破坏回流路径，形成共模辐射。

有一种情况需要特别注意：有人为了隔离数字地和连接器外壳地，在整块PCB上把地平面大面积切开。如果这条切割线恰好穿过MDI走线下方，信号回流就必须绕路，环路面积增大，EMC立刻恶化。

正确做法是：MDI走线区域内保持参考平面连续；如果必须做地分割，至少确保每一对MDI信号下方都有连续的参考地，并且分割处用地孔桥或磁珠桥连接，不要形成又长又窄的“孤岛”。

提示：判断参考平面是否连续的一个重要方法，是在3D视图里打开地平面层，沿着每对MDI走线的投影路径看一遍，确认没有缝隙、没有过孔密集导致的大面积挖空区域。

3. PHY到RJ45全链路布线：磁性元件、走线分区与隔离带设计

3.1 磁性元件的三种形态与放置策略

以太网MDI链路上，磁性元件承担着三个工作：阻抗匹配、共模抑制、隔离。形态上常见三种：

1. 分立变压器 + 独立共模扼流圈：PHY先经过变压器，再经过共模扼流圈，最后到RJ45。这种最灵活，但占用面积大，对小尺寸设计不友好。
2. 集成变压器但不带共模扼流圈：变压器内部只做1:1隔离和阻抗匹配，共模抑制靠外部共模扼流圈。
3. 全集成RJ45连接器：变压器、共模扼流圈全部封装在连接器内部，PHY到RJ45之间只需要走初级侧差分线。这种最省事，但连接器体积大，成本高，次级走线无法调整。

放置位置上，我习惯的优先级是：隔离变压器尽量靠近RJ45，让次级侧（RJ45到变压器之间）走线尽可能短；共模扼流圈紧挨着变压器次级侧放；PHY到变压器之间的初级走线可以稍长，但要严格控制100Ω差分阻抗。

为什么要让次级走线短？次级侧连接的是外部网线，共模干扰从这里进入系统，走线越短，被耦合的面积越小。初级侧是PHY芯片驱动，驱动能力强一些，走线稍长带来的损耗没那么敏感。

3.2 初级侧与次级侧的分区原则

为了维持隔离性能，变压器初级侧和次级侧在物理上要分属不同区域，中间留出隔离带。这个隔离带通常1mm到2mm宽，下方地平面也要相应分割，不能在变压器下方愣是把两侧的地短接成一整块。

一种常见的实现方式是在变压器下方把地平面分别划成“初级地”和“次级地（机壳地）”两块。初级地就是系统数字地；次级地通常通过高压电容或磁珠与机壳地相连，或者直接连接到RJ45金属外壳。

走线时要注意：初级侧的MDI线不能跨越隔离带跑到次级区域，反之亦然。有人为了绕线方便，在变压器旁边绕了个大圈，结果隔离带被跨过去，共模抑制能力大打折扣。

3.3 变压器下方的掏空与桥接处理

很多参考设计会在变压器下方将参考平面掏空，目的是减少初级和次级之间的寄生电容耦合，从而抑制高压共模电流跨过隔离层。但这个掏空不是“越空越好”。

初级侧掏空过大，会让PHY驱动回路的回流路径变得很窄，反而增加环路电感。次级侧掏空过大，共模扼流圈和RJ45引脚到地的回流也会出问题。我的经验是：变压器本体正下方可以掏空，左右两侧各留出至少完整的一条地筋，并且初级地和次级地的桥接点要靠近变压器中心线，不要一端一个。

如果用的是带隔离变压器的RJ45连接器，这个掏空问题就不存在了，因为变压器在连接器内部，PHY到连接器的走线全程都可以参考完整地平面。

提示：掏空之后不要忘了在隔离带附近加一个高压电容（常见1000pF/2kV）连接两侧地，否则共模电流没有低阻抗回流路径，会顺着线缆辐射出去。

4. EMC实战：共模辐射路径、屏蔽接地与防护器件

4.1 共模电流是从哪里冒出来的

很多工程师误以为差分布线做得好，EMC就稳了。实际上差模信号本身几乎不产生远场辐射，真正让测试仪器叫起来的是共模电流。差分对上的共模分量流过线缆，线缆变成天线，辐射超标。

共模电流的来源有几个：一是PHY芯片内部开关噪声通过寄生电容耦合到MDI线上；二是初级侧和次级侧地电位不等，导致共模电压加在线缆上；三是RJ45金属外壳接地不当，外部干扰或内部噪声通过外壳耦合到网线。

所以EMC设计的关键不是“把差分线拉得多漂亮”，而是控制共模路径。共模扼流圈的价值就在于此：差模信号（电流一进一出）在磁芯中产生的磁通互相抵消，对差模呈低阻抗；共模信号（电流同方向）则呈现高阻抗，把共模电流挡回去。

4.2 屏蔽RJ45的接地策略：一个1MΩ电阻的故事

我见过最典型的EMC翻车案例，是RJ45金属外壳直接连到电路地。从直流角度看，这样连接似乎没什么问题；但在高频下，金属外壳就成了噪声天线，通过固定引脚把共模电流灌进数字地，MDI走线再干净也被污染了。

业界最常见的做法是：RJ45金属外壳与机壳地之间，用一个1MΩ电阻并联高压电容（常见1000pF/2kV）连接。1MΩ电阻的作用是泄放静电积累，避免浮空；高压电容提供高频共模电流的回流路径，把干扰引导到机壳而不是数字电路。

如果产品是金属外壳，机壳地就是金属外壳本身，RJ45外壳直接搭到机壳上（通过固定螺丝、弹片），再并联这个RC网络到数字地。如果产品是塑料外壳，没有真正的机壳地，那么RJ45屏蔽外壳应连接到PCB上的“防护地”（chassis ground），防护地与数字地之间用同样的RC网络桥接。

4.3 防雷、ESD器件选型与放置顺序

室外网线或者工业现场以太网，浪涌和静电是必须防护的。器件放置顺序有讲究：

• 最外侧（靠近RJ45）：气体放电管（GDT）或半导体放电管（TSS），负责泄放大电流浪涌。
• 中间：共模扼流圈，抑制共模干扰。
• 内侧（靠近变压器初级）：TVS阵列，钳位残余过压。

TVS选型时一定注意结电容。普通TVS的结电容可能高达几十皮法，直接跨接在MDI差分线上会严重劣化信号边沿，甚至导致眼图闭合。选低电容TVS（<1pF）才能用在高速线上。

如果是纯室内消费类产品，GDT通常可以省掉，但TVS阵列不应该省。MDI线上的ESD事件可能来自用户插拔网线时的人体放电，没有防护的PHY芯片打坏的概率不低。

5. 差分对几何细节：等长、间距、过孔与回流切割

5.1 等长到底要多等：别被“5mil”吓到

MDI的等长分两个层面：一是每对差分线内部的P/N等长，二是四对线之间的等长。

对内P/N等长，百兆下要求不算高，几十mil的误差通常也能工作；千兆下就敏感多了，因为P/N两条线合起来才是完整的差分信号，任何skew都会恶化信号眼图。实操中我习惯把对内长度差控制到5mil以内，这在一方面覆盖了过孔、焊盘带来的附加误差，另一方面也避免布线阶段为“刚刚好”反复纠结。

四对线之间的等长要求相对宽松。1000BASE-T标准对线缆的skew容限是以纳秒计的，对应PCB上的长度差几十mil完全在范围内。但为了保险，我通常把四对MDI的总长度差控制在50mil以内。有人建议“所有MDI线必须完全等长”，这有好处但没必要，反而可能因为强行绕线引入不必要的过孔和耦合。

5.2 过孔、换层与stub处理

换层是差分阻抗的天然破坏者。每换一次层，过孔本身就是一个阻抗突变点，焊盘、反焊盘、过孔残桩都会贡献寄生电容和电感。

如果布局允许，MDI线最好全程在顶层走完，不换层。实在要换层，那就成对换，并且在换层过孔旁边加一个地孔，提供回流路径转换。加地孔的位置应尽量靠近信号过孔，间距通常在20到30mil以内。

过孔stub是从所连接层延伸到另一端层的未使用钻孔段。表层走线打到内层，钻孔还要穿过整个板厚，stub就长。这个stub在高速下会形成谐振，造成插入损耗尖刺。对千兆以太网MDI来说，stub影响虽然不如10Gbps信号那么致命，但能避免还是避免。如果板厂支持背钻，对MDI过孔做背钻；不支持的话，就尽量让信号只走顶层到底层或顶层到第二层的短过孔。

5.3 线距、净空与3W规则

差分对内部间距由阻抗计算决定，通常线宽和线距接近，比如6/6mil或5/7mil。对与对之间要保持足够间距，防止串扰。一般建议对间距离≥3倍线宽，如果空间紧张，至少保证两对平行走线的耦合长度尽量短。

MDI线与其他数字信号线的净空也要控制。时钟线、复位线、LED线如果贴着MDI平行走很长一段，耦合进来的噪声会直接叠加在差分信号上，变成共模干扰源。空间允许的话，MDI区域两侧留出至少30mil的净空，并且尽量不要有信号线在旁边长距离平行。

信号回流也要多说一句：差分信号的电流主要在参考平面上感应回流。参考平面上的回流路径如果被过孔群或者槽孔切断，回流就得绕行，环路面积变大，EMC变差。所以MDI线附近的地孔布置要“均匀”，不要在信号路径正下方形成一堵密集的“过孔墙”。

6. 实际布局流程与电源处理

6.1 从RJ45到PHY到MAC的摆放顺序

一块带以太网接口的板子，布局顺序我建议这样走：

1. 先放RJ45连接器，位置由结构决定，同时要考虑网线插拔方向、外壳接地柱位置。
2. 在RJ45旁边放变压器/共模扼流圈，次级走线尽可能短。
3. 再放PHY芯片，PHY到变压器之间留出走线空间。
4. 最后放MAC处理器（或带MAC的MCU），让RGMII/MII走线尽量短。

如果用的是带变压器的RJ45，第2步就省了，PHY可以更靠近RJ45，但两者之间的MDI走线仍要按100Ω差分控制。

RGMII这边注意几点：信号线单端50Ω控制，数据线与时钟线的等长约束要认真设置，通常时钟要比数据稍长一些（一般3到5mm），因为RGMII是双沿采样，DDR模式下的时序预算紧张。具体等长值要按PHY和MAC两边的数据手册里的setup/hold时间计算。

6.2 PHY电源去耦：数字噪声如何窜进MDI

PHY芯片内部既有数字逻辑也有模拟收发器，因此电源设计很关键。多数PHY有DVDD和AVDD，即使标称电压一样，也应该分开走线，各自用磁珠隔离。

每个电源引脚都应有就近的0.1μF高频去耦电容，芯片一侧再加1个4.7μF到10μF的体电容。去耦电容的地过孔要直达主地平面，不要共享过孔形成电源地环路。

我遇到过一个实际案例：PHY芯片的AVDD去耦电容放到了芯片背面，过孔穿了两层才到电源引脚，结果板上以太网丢包间歇性出现。后来把电容挪到芯片同一面、电源引脚旁，问题消失。去耦电容的位置不能只看原理图网络连接，要让电流路径尽可能短。

MDI走线还应该远离板上的开关电源。DC-DC电感、开关节点是强干扰源，MDI线哪怕隔了2cm，如果平行走线较长，也可能耦合噪声。关键走线区域尽量避开电源转换电路，如果避不开，加一层地平面或加宽隔离距离。

6.3 时钟电路与低速信号的摆放

PHY的25MHz晶体或晶振要靠近XI/XO引脚，走线短而粗，两侧包地。晶振正下方不要走任何信号线，不是危言耸听：晶振下方的走线会拾取时钟谐波，变成板上最隐蔽的干扰源。

复位信号、管理接口（MDIO/MDC）、LED信号属于低速信号，不需要阻抗控制，但注意两点：一是尽量远离MDI线，避免低速信号的边沿噪声耦合到差分对上；二是MDC时钟线不要环绕MDI区域，否则会把时钟谐波辐射过去。

PHY的复位电路建议加一个简单的RC延时，给电源稳定留出时间。有些PHY要求复位信号满足特定时序，直接连处理器GPIO不够可靠。用10kΩ电阻串联0.1μF电容到地，复位引脚接电阻和电容之间的节点即可。

7. 测试验证、问题定位与成板前检查清单

7.1 用得起的验证手段

没有网络分析仪也能对MDI走线质量做基本判断。量产的板子可以先跑通PHY自环测试（很多PHY支持digital loopback和analog loopback），自环通过说明PHY侧基本正常。接着用网线连交换机，看协商速率、长时间ping是否丢包，这是最直观的功能验证。

有条件的花几百块钱做个TDR测试，直接看100Ω阻抗的偏差和突变位置。想更精细就用示波器加差分探头看眼图，重点看上升沿是否单调、眼高眼宽是否满足协议要求。对于早年遇到的那个125MHz超标问题，当时就是用频谱仪加近场探头沿着MDI走线扫，找到了跨分割的位置，然后调整走线路径才解决的。

7.2 常见问题的排查路径

如果板子出现协商失败、速率掉档、丢包、辐射超标，不要急着改软件，按下面这个逻辑排查：

7.3 投板前的五项快速核查

最后分享一个我每次投板前都会做的快速核查清单：

第一，在布局图上确认变压器隔离带两侧没有信号线跨越。第二，逐对测量MDI走线长度，对内差控制在5mil内，四对间差控制在50mil内。第三，确认RJ45金属外壳不是直连数字地，而是通过RC网络到机壳地。第四，检查所有去耦电容到电源引脚的距离，超过100mil就要挪。第五，在地平面上沿每对MDI走线投影走一遍，确认没有裂缝、掏空和过孔密集区。

这套检查做完，不敢说一定一次过认证，但至少能帮你把最常见的问题在上板前拦住。以太网接口的设计难点其实不在于某个单一参数多精确，而在于所有环节互相影响：变压器位置影响共模，接地方式影响辐射，走线阻抗影响回波，电源去耦影响误码率。把这些串起来看，MDI布线就不再是玄学，而是一笔一笔算得清楚、查得明白的工程账。