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干了电源设计这些年，Buck电路见过不少，其中最让我头疼的，就是COT架构的DCDC转换器。明明看着电路简单，外围元件不多，但一上负载就出幺蛾子：轻载啸叫、输出抖动、SW节点频率乱跳，示波器一挂上去，波形跟心电图似的。这个问题的根源，绝大多数不在芯片本身，而在于对COT架构的底层逻辑没吃透，参数选型全凭参照手册抄，抄完了又没做环路验证。今天这篇文章，我就把自己调COT DCDC踩过的坑、摸出来的规律，一次性讲清楚。

这篇文章适合两类人：一类是刚接触Buck电路的硬件工程师，还在按传统电压模式那一套思维来理解COT，觉得少了个误差放大器就能省事；另一类是有一定经验但被COT稳定性折磨过的工程师，手上可能有需要拯救的板子。我会从COT的原理入手，讲清楚它为什么容易不稳，然后拆解各个关键参数怎么算、怎么调，最后用一个完整案例复盘整个排查过程。读完不敢说你立刻变成电源大牛，但至少再遇到COT DCDC不稳定，你手里会有一张清晰的排查地图。

1. 先搞懂COT到底在干嘛

1.1 一句话原理：为什么没有误差放大器也能稳住输出

传统电压模式Buck，核心是误差放大器加PWM比较器：采样输出电压，和参考电压比较，调整占空比，让输出稳定。整个过程有明确的环路增益、相位余量，工程师可以靠补偿网络来整形环路。设计得当的话，稳定性是可控的。

COT（Constant On-Time，固定导通时间）架构则完全不同。它没有传统意义上的误差放大器，也没有连续斜坡的PWM比较器。它的工作逻辑可以简化成下面几句话：

• 开关管导通时间TON是固定的（由内部定时器和输入输出电压决定，有些芯片可以调节）；
• 当输出电压跌落到参考值以下时，比较器被触发，开关管开启；
• 经过固定的TON时间后，开关管强制关闭；
• 之后输出电容放电，电压缓慢下降，再次跌到参考值以下，进入下一个周期。

你发现没有，这个控制逻辑本质上是一个"滞环窗口"：输出低于下限就开，开够时间就关，让电压自己涨上去，再跌下来触发下一次。我经常拿家里的恒温器来类比：热了断电，冷了通电，不需要知道房间精确温差，只要有个上下限就行。COT的控制环路属于非线性控制，它不需要补偿网络，因为根本没有一个需要整形的误差放大器。这也是COT在负载瞬态响应上表现得极其出色的原因——负载一掉压，比较器立刻动作，没有误差放大器那样的拖沓，响应速度可以达到纳秒级。

那么问题来了，既然控制逻辑这么简单，为什么实际项目里COT DCDC总是不稳定？答案在于那个"输出跌落到参考值以下"的触发条件。你得让比较器看得到电压真实的下降过程，而且这个下降过程不能有干扰、不能有相位滞后。这恰恰是COT架构最敏感的地方，也是大多数不稳定问题的根源。接下来我们就从信号和相位角度拆开看。

1.2 COT不稳定的根子在哪里：纹波注入的相位关系

COT比较器控制的不是绝对电压，而是输出的纹波形态。纹波，就是叠加在直流输出上的那个微小交流分量。COT要正常工作，必须依赖一个足够明显、相位正确的纹波信号，用它来告诉比较器"输出已经到下限了，可以开管了"。

这里有个关键点：输出电压纹波由两部分组成。一部分是电感纹波电流流过输出电容ESR（等效串联电阻）产生的，可以近似看作是ESR上的电压降，表达式是ΔV_ESR = ΔIL × ESR，它的相位和电感电流基本同相；另一部分是电感纹波电流对输出电容充放电产生的三角波，表达式是ΔV_C = ΔIL / (8 × Cout × fsw)，它的相位和电感电流差90度。COT架构想要稳定，最好让ESR纹波占主导，因为ESR纹波传递的是"真实的电流变化信息"，相位正确，比较器能够准确判断输出趋势。

如果输出电容用的是大容量陶瓷电容，ESR可能只有几毫欧甚至更低，而容值很大，那电容充放电纹波会占主导。这时候比较器看到的纹波相位是滞后的，等它检测到输出到达下限时，实际电感电流已经开始下降了，开关时机总是慢半拍，环路就容易产生次谐波振荡。表现就是：SW节点波形没有规律地跳周期，频率忽高忽低，输出纹波出现低频包络，严重时甚至听到电感啸叫。

所以你会看到，很多COT芯片的数据手册都会写明：输出电容ESR要大于某个值，建议使用电解电容或者钽电容，不可只用陶瓷电容。但问题是，现在板卡对体积要求极高，动不动就要全部用陶瓷电容，很多时候还必须并联大量MLCC压体积。这种矛盾，就是COT不稳定的第一个大坑。后面我会说怎么用前馈电容和纹波注入来解决。

2. 不稳定的几种"表情包"：现象与初步判断

2.1 现象一：电感啸叫，吱吱嗡嗡的像闹鬼

如果你在上电后听到电感发出人耳可闻的啸叫声，频率一般在几百赫兹到几千赫兹之间，这基本上意味着电感电流中含有大比例的低频成分。对COT来说，最常见的诱因是：轻载时芯片进入了某种间歇工作模式（不是标准的PFM模式），频率掉到音频范围内，电感绕组在交变磁场中发生机械振动，从而发声。

还有一种情况是环路处于亚谐波振荡状态，输出纹波出现低频包络，这个包络频率落在音频段。此时即使你换了好的屏蔽电感，声音也不会消失，因为它根本是电气问题。我见过很多工程师一听到啸叫就换电感，结果换了好几个牌子的电感都没用，因为他们没意识到真正的问题是环路稳定性。

2.2 现象二：轻载输出抖动，电压忽高忽低

COT的一大优势就是轻载效率高，很多芯片在轻载时会自动进入PFM或者突发模式。但这也带来一个问题：如果突发模式的阈值设计不合理，或者输出电容太大、ESR太小，芯片可能会在突发模式的进入和退出之间反复横跳，造成输出电压在设定值附近来回抖动。打开示波器看你可能会看到输出纹波呈一个个"脉冲群"：正常开关一阵，然后停一阵，再来一阵。

这种表现在CCM模式下通常不会出现，因为连续开关状态下电感电流一直是连续的。只有在轻载或者空载时，芯片切到DCM/PFM模式，控制逻辑变得复杂，稳定性问题才容易被暴露出来。

2.3 现象三：负载瞬态时振铃严重，甚至会掉电压锁死

COT的瞬态响应快是它的卖点，但如果环路内部不稳定，瞬态响应之后会出现持续振荡：你给负载一个阶跃，输出先跌一下，然后过冲，再振荡好几个周期才稳定。如果振铃幅度足够大，超过芯片的UVLO（欠压锁定）阈值，芯片就可能直接停止工作，需要重新上电才能恢复，这就不是"噪声"问题了，是功能性故障。

这种情况通常和输出电容的选型、前馈电容的设置有关。你感觉瞬态测试时波形很离谱，实际上环路在阶跃激励下暴露了相位余量不足的问题。

2.4 现象四：SW节点频率乱跳，占空比不稳定

用示波器探头接SW节点，你看到开关频率不是固定的，而是高一下低一下，甚至偶尔多一个窄脉冲、少一个窄脉冲。这说明芯片的定时逻辑被严重干扰了。常规示波器测量时，如果你发现频率显示出几十kHz的大幅摆动，别急着怀疑芯片坏了，先排除掉前面说的纹波注入和斜坡补偿问题。

为了帮你快速定位，我把常见现象、可疑原因和排查方向整理成了一张速查表。建议你保存下来，调板子时对号入座。

这张表不能算是最终诊断书，但可以帮你快速缩小范围，不至于在错误的方向上浪费时间。

3. 设计参数才是命门：怎么算才稳

3.1 电感纹波电流的选择：30%额定电流的玄学与科学

COT芯片的稳定性和电感纹波电流直接相关。我们说"输出需要足够的纹波来驱动比较器"，这个纹波归根到底是由电感纹波电流在输出电容上产生的。因此，电感的选型不仅要考虑感值满足输出电压纹波要求，更要考虑它能否提供足够的纹波电流让比较器正常工作。

电感纹波电流的理论公式是：

ΔIL = (Vin - Vout) × TON / L

而固定导通时间TON可以由占空比和开关频率近似给出：TON = D / fsw = (Vout / Vin) / fsw。代入整理后可以得到电感的推荐值公式：

L = (Vin - Vout) × Vout / (Vin × fsw × ΔIL)

这里的ΔIL就是纹波电流的峰峰值。经验上，我们常取额定负载电流的20%~40%作为纹波电流目标。取太小，纹波不够，COT比较器可能看不清信号；取太大，输出纹波电压超标，还会增加电感和电容的交流损耗。对于COT架构而言，我个人的习惯是偏向30%甚至更高一点，优先保证环路灵敏度，再通过输出电容来整定最终的输出电压纹波。

下面是我写的一个简单Python脚本，可以直接用来算推荐电感值。把输入输出电压、开关频率和负载电流填进去，就能得到一个基础选型参考。

def calc_buck_l(v_in, v_out, fsw, i_out, ripple_ratio=0.3): """ 计算Buck电路推荐电感值 v_in: 输入电压 (V) v_out: 输出电压 (V) fsw: 开关频率 (Hz) i_out: 额定输出电流 (A) ripple_ratio: 纹波电流占额定电流比例，典型0.2~0.4 """ d = v_out / v_in # 占空比 t_on = d / fsw # 固定导通时间 di_l = ripple_ratio * i_out # 纹波电流峰峰值 l_value = (v_in - v_out) * t_on / di_l return l_value * 1e6 # 返回单位是uH # 例子：12V输入，3.3V输出，开关频率500kHz，额定电流3A l = calc_buck_l(12, 3.3, 500e3, 3, ripple_ratio=0.3) print(f"推荐电感值: {l:.1f} uH")

跑出来的结果大概是13.2μH，那你去选型时就应该找标称10μH或者15μH的电感，再结合饱和电流、DCR这些参数做权衡。但注意，这个计算只是给了一个初步的手感。真正决定COT环路是否稳定的，是纹波电流在输出电容和反馈网络上引起的信号是否足够、相位是否合适，所以电容选型是下一个更重要的环节。

3.2 输出电容与ESR：纹波大师的关键

前面提到，输出电容上的纹波由ESR纹波和充放电纹波两部分组成。为了确保COT稳定，一个经验法则是：输出纹波电压的峰峰值，至少要达到芯片数据手册里规定的最小纹波幅度。很多芯片这一数值在10mV~30mV之间，个别芯片甚至要求更高。

如果你的输出电容全部用的是X5R/X7R陶瓷电容，ESR极低，可能只有几毫欧到十几毫欧，感值又大，最终纹波主要来自电容充放电，相位移位之后，COT就会不稳定。常见解决思路有三种：

• 并一颗低ESR的电解电容或者钽电容，人为增大ESR纹波分量；
• 在反馈分压电阻上并联前馈电容（后面详细讲）；
• 选择本身就支持纹波注入的COT芯片，通过内部电路人为产生一个与电流同相位的斜坡信号。

实际项目中，我经常是"陶瓷+钽"混合使用：比如输出端放两颗22μF陶瓷电容来满足瞬态性能和纹波要求，再加一颗47μF/6.3V的钽电容，这样ESR大概在几十毫欧级别，既不会因为ESR过高导致纹波超标，又能给COT比较器提供足够真实的相位信号。

要注意，这里说的"人为增大ESR"并不是让你把ESR做得越大越好。ESR太大会导致输出纹波电压超限，甚至在负载瞬态时产生过大的电压跌落/过冲。所以输出电容的选型本质上是"给COT喂一个它喜欢的信号"，而不是"用超大电容把纹波压得很小很低"。不少新手把输出电容加得很大，本意是降低纹波，结果让COT芯片看不到纹波信号，反而震荡得更厉害，就是这个原因。

3.3 前馈电容与内部斜坡补偿：往控制信号里"掺沙子"

当输出电容的ESR不足以提供相位正确的纹波时，我们可以在反馈分压网络里加前馈电容Cff。这是COT电路调稳定的一个非常常用、也经常被忽略的手段。

反馈分压电阻一般是上分压电阻R1接在输出和FB引脚之间，下分压电阻R2接在FB和地之间。前馈电容Cff并联在R1上，它的作用是给FB引脚提供一条高频通路，让输出纹波能够更好地耦合到FB比较器输入端。Cff合适的话，FB引脚看到的纹波相位被校正，比较器的触发时机恢复正常，次谐波振荡就被抑制了。

Cff取值的经验公式通常从"让它在开关频率附近形成足够的耦合"出发：

Cff ≈ 1 / (2π × (R1 // R2) × fsw_cc)

其中fsw_cc是你要设计的穿越频率，很多设计里会取开关频率的1/10到1/5左右。让我举个例子：假设R1=100kΩ，R2=33.2kΩ，并联等效电阻约25kΩ，开关频率500kHz，取穿越频率50kHz，计算得到Cff ≈ 1 / (2π × 25kΩ × 50kHz) ≈ 127pF，那么你可以先放一个100pF或者150pF的电容测试，再看瞬态和纹波表现微调。

还有一种更"芯片内部干预"的手段，就是斜坡补偿。一些COT芯片内部集成了纹波注入电路，可以产生一个和电感电流同相位的斜坡信号，叠加到比较器输入端。用这类芯片时，你不需要太纠结外部ESR纹波大小，但要注意数据手册里关于斜坡电流大小的引脚配置，比如通过外部电阻设定内部斜坡幅度。如果你手头的芯片没有内部斜坡补偿，又没办法用钽电容或电解电容增大ESR，那就要把前馈电容项调到最优，否则很难稳定。

3.4 最小导通时间与频率折返

COT还有一个常被忽略的限制：最小导通时间。当输入电压高、输出电压低时，需要的占空比很小，导通时间也极短。比如输入12V，输出0.8V，工作频率1MHz，理论TON只有约66ns，但很多芯片内部的最小TON限制在100ns左右，这时芯片就无法按照设定的固定导通时间工作，实际频率会下降，在一些条件下还会出现频率折返和输出波纹异常。

解决办法有几种。一是降低开关频率设计，让TON变大；二是换用最小导通时间更小的芯片（现在不少先进工艺芯片能做到50ns甚至更低）；三是调整电感值让电流纹波和输出电压纹波处于合理的范围。无论选哪种，都要在电路设计阶段就算好临界条件，不要等PCB打样回来才发现高输入电压轻载时整个环路乱套。

4. PCB布局与测量：稳定性是layout出来的

4.1 功率回路最小化

很多人调COT不稳，一开始怀疑环路参数，最后发现是布局问题。COT的反馈路径非常灵敏，对噪声极其敏感。功率回路（输入电容、高边开关、低边开关、电感）的面积如果过大，会产生很大的寄生电感和开关节点振铃，这些高频噪声会通过地弹或辐射耦合到FB引脚，把比较器的判断彻底带偏。

布局时，我常用的原则是：输入电容要尽可能靠近芯片的VIN和GND引脚，同时高低边开关和电感的连接点（SW节点）要短而粗，避免产生大的环路面积。很多参考设计都会画一个"最小功率回路"的框图，实际Lay板时你就要用铜箔把这个回路圈起来，让它的面积越小越好。

4.2 反馈分压电阻怎么接：别拿地线开玩笑

FB引脚的采样信号是整个控制环路的"眼睛"。分压电阻的下端接地点必须直接连到芯片的AGND（模拟地）引脚，并且要和功率地（PGND）单点汇合。千万别图省事，把分压电阻的接地端接到大电流流过的功率地铜箔上。否则负载变化时，功率地上的压降会直接叠加到FB采样信号上，造成误触发。我在一个双面板项目上接过一次，结果就是输出纹波里出现大量和开关频率相关的尖峰，而且负载越大越严重。

另一个细节是：FB走线要尽量短，远离SW节点和电感下方，最好包地处理。如果你在布局时图方便，把FB走线拉得很远或者穿过功率区，后面调试时大概率会碰到奇怪的噪声和误触发问题。

4.3 测量时别被示波器骗了

调电源时示波器是必备工具，但错误的测量方法会把一个本来就好的电路"测"成不稳定的电路。最典型的问题是用长地线夹子测输出纹波。那个地线夹子本身就是一个环形天线，会拾取大量空间辐射噪声，导致你看到一堆毛刺，误以为纹波超标、环路不稳。

测COT DCDC纹波和波形时，建议这么做：

• 使用短弹簧接地针，直接接在输出电容的GND端；
• 示波器带宽限制设为20MHz，不要全带宽测量，除非你要专门看高频噪声；
• 测量SW节点时也要用短地线，避免振铃幅度被"放大"；
• 探头尽量垂直放置，减少耦合面积。

如果你用长地线测出来的纹波是十几mV，而用短接地针只有几个mV，那恭喜你，电路本身可能没问题，是测量方法在骗你。这种例子我见过太多了，新工程师调半天找不到问题，结果换了个接地方式，波形立刻变得干干净净。

5. 实战排查案例：一个3.3V输出的COT DCDC拉垮全过程

5.1 故障现象与初判

去年做一个嵌入式主板，给SoC供电的3.3V/3A DCDC用的是某款COT架构同步Buck，输入12V，开关频率标称500kHz。原型板回来后测试，现象很明显：

• 空载到0.5A轻载时，电感发出轻微啸叫，贴近板子能明显听到；
• SW节点波形用示波器看，频率在300kHz到500kHz之间来回跳，不是稳定的500kHz；
• 负载瞬态测试（1A到3A阶跃）时，输出电压下冲达到180mV，且恢复后出现约4~5个周期的衰减振荡。

这摆明了是COT环路不稳定，而不是芯片坏或者焊接问题。我当时的初步判断是输出电容ESR太低，加上电感选得偏大，导致纹波注入不足。接下来就一步步验证。

5.2 一步步缩小范围

第一件事是测正常负载下的输出纹波。我用短弹簧接地针，带宽限制20MHz，看到纹波约8mV左右，这本身不大，但问题在于纹波形态非常"平滑"，几乎没有ESR分量那种锯齿状尖峰，说明输出电容主要是陶瓷电容，ESR提供的纹波占比很少。

我翻了一下物料清单，输出端放了3颗22μF的陶瓷电容，ESR合计估计才几毫欧。而反馈分压电阻用的是R1=100kΩ、R2=33.2kΩ，没有前馈电容。再算电感纹波电流：当时选的是15μH电感，按12V输入、3.3V输出、500kHz计算，额定3A下纹波电流只有约0.32A，只占10%左右，远低于我之前说的30%经验值。这一下子有两个问题同时存在：纹波电流偏小，ESR纹波又低，比较器能看到的信息不仅弱，而且相位还没法看，不振荡才怪。

第二个验证动作是临时在输出端并了一颗47μF钽电容，再测SW节点频率，啸叫声明显减弱，频率跳动范围变窄。这说明判断方向是对的，问题确实出在纹波注入上。

5.3 最终修复与验证

确认方向后，我做了三个改动：

第一，把15μH电感换成10μH，让额定电流下的纹波电流从0.32A提升到约0.48A（约16%），同时电感DCR从45mΩ降到28mΩ，整体损耗没有变差。

第二，在反馈网络中加入前馈电容，R1=100kΩ、R2=33.2kΩ，按前述经验公式初算Cff取120pF，实际手头有100pF和150pF，先焊100pF测试，再对比150pF，最终选150pF时瞬态振铃最少。

第三，输出电容改为"2颗22μF陶瓷+1颗47μF钽电容"的组合，ESR纹波分量明显增强，输出纹波上升到了12mV左右，仍然满足系统要求（目标<20mV），但COT比较器获得的信息足够充分。

改完之后重新测试结果如下：

• 空载到3A负载全程，电感无啸叫；
• SW节点频率稳定在500kHz左右，不再乱跳；
• 1A到3A负载阶跃下，下冲降到约80mV，恢复时间约20μs，振铃次数降到1个内；
• 输出纹波保持在10mV~14mV，满足指标。

这个案例不是为了说明"10μH加钽电容就是标准答案"，而是想告诉你一个思路：遇到COT不稳定，先梳理纹波注入的三要素——电感纹波电流、输出电容ESR、反馈网络是否给比较器提供了足够的真实信息。这三样缺一不可。

6. 最后：几个容易被忽略的坑（个人经验）

参数都说完了，我再补充几个调COT DCDC时容易踩的暗坑，这些在数据手册上通常不会写得特别显眼。

第一个是最小负载。有些COT芯片在轻载模式下设计成跳周期工作，如果你的负载经常处于极轻载甚至空载状态，输出电容又取大了，就会导致电压上升太慢，比较器长时间不触发，电压缓慢漂移。这种问题加一个假负载（比如一个几百欧的电阻并接在输出端）往往就能解决，代价是增加一点静态功耗，看你系统能不能接受。

第二个是待机时EN引脚的时序。有些系统会用GPIO来控制DCDC的使能脚，频繁开关。如果EN引脚的上下电太慢，或者中间有个不确定电平，芯片可能会处于某个不稳定的中间状态，导致启动时输出过冲。建议在EN引脚加一个RC延时，保证上下电过程的确定性。

第三个是BOOT引脚电容。虽然COT主环路吃的是FB信号，但BOOT电容也影响高边驱动能力。BOOT电容取太小，高边管导通不够充分，轻载时可能触发保护或者占空比异常；取太大又会影响自举电压上升时间。常规取值100nF左右，特殊芯片按手册来。我记得有个项目为了压缩BOM，把BOOT电容从100nF换成了47nF，结果高边驱动能力不足，轻载时SW波形出现不规则窄脉冲，排查了大半天。

第四个是不要随手换物料。电感、电容的材质、温度特性、容值偏差异常都会影响COT环路。同是10μH电感，不同厂家、不同磁材、不同饱和电流的元件，交流特性差异非常大。电容更是如此，X5R和X7R的容值在不同温度和偏压下衰减幅度不一样，瓷体电容直流偏压下容量可能掉到标称值的50%甚至更低。你调好了一个组合，换了批次如果全变了，不要惊讶，这是COT架构对局部参数敏感的代价，最好通过设计余量来兜住。

根据我的个人经验，COT DCDC做得好不好，很大程度取决于你对"纹波"的侦察态度。别总想着把纹波压得越小越好，在COT架构里，纹波是信号，不是敌人。关键是给比较器一个大小合适、相位正确的信号。当你理解了这一点，再看那些"为什么我的COT不稳定"的问题，基本都能迎刃而解。希望这篇避坑指南能帮你省下几块打样钱，少熬几个调板子的夜。