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简介：本资源是一份面向PCB工程师、硬件开发人员及电子设计初学者的QFN元器件封装尺寸参考图集，聚焦解决实际Layout中焊盘设计不匹配、虚焊短路、散热不良等高频问题。PDF文档系统整理了多种常见QFN封装（如0.4mm/0.5mm/0.65mm引脚间距）的完整尺寸参数表，涵盖A0/A1/A3、D/E/D1/E1、kb/eL等关键符号的最小值、最大值及典型值（含毫米与英寸双单位），并标注了焊盘宽度、长度、引脚中心距、封装体轮廓等直接影响贴片精度与焊接可靠性的核心数据。资源为单文件PDF，大小981KB，内容精炼、图表清晰，开箱即用，便于嵌入设计规范或快速查阅。目前已有5490人学习下载，是进行QFN类芯片PCB封装库创建、Gerber审核、DFM检查及量产前工艺验证不可或缺的实操型技术资料。

1. QFN封装尺寸图到底是什么：一张给PCB工程师的“元器件身份证”

你有没有遇到过这样的场景：画好了一块PCB板，下单打样，等板子回来一贴片——芯片放不进去，焊盘对不上，引脚悬空半截，或者更糟：四个角勉强压住，中间鼓起一块，像被烫熟的饺子皮？拆下来一看，芯片底部焊球全连成一片，虚焊、桥接、热失效……返工三次，项目延期两周。最后发现，问题不在你的布线，也不在嘉立创的工艺，而是在你打开封装库时，随手点了一个叫“QFN-32”的模型，却没看它背后那张密密麻麻标着A0、D1、eL、kb的尺寸图。

这张图，就是QFN元器件的“身份证”——不是照片，是毫米级的几何契约。它不告诉你芯片能跑多快、功耗多高，但它白纸黑字写着：“我这个身子骨，只认这个尺寸的床（焊盘），差0.05mm，就睡不踏实；少0.1mm的脚宽（kb），就站不稳；多0.2mm的脚长（eL），就容易绊倒短路。”
QFN（Quad Flat No-Lead，四方扁平无引脚）封装本身没有传统“伸出的腿”（引脚），而是把导电触点全藏在芯片底部四边，像一只收起四肢的金属小乌龟。它轻、薄、散热快，是手机SoC、蓝牙模块、电源管理IC的首选。但正因为它“贴地飞行”，对PCB焊盘的匹配精度要求比QFP、SOIC高一个数量级——误差从“肉眼可见”变成“显微镜下才看得清”。而这张尺寸图，就是唯一能告诉你“这只乌龟该睡多大床、床沿该多高、床单该多宽”的原始依据。搞不懂它，就像按网红菜谱做菜却不看克数和火候，表面热闹，实则翻车。它不是可有可无的附件，而是PCB设计开工前必须逐行读懂的“法律条文”。

2. 为什么QFN尺寸图里全是字母加数字：一套精密到毫米的“身体语言”

QFN封装不像插件元件那样靠引脚长度和弯折角度定位，它的全部电气连接和机械支撑，都压在底部那一圈微小的裸露焊盘（exposed pad）和四周的I/O焊盘上。因此，它的尺寸标注不是随意编号，而是一套逻辑严密的“人体解剖图”：每个符号对应芯片物理结构上的一个关键部位，彼此之间存在严格的几何约束关系。理解这套符号系统，是读懂任何QFN尺寸图的第一步。

2.1 封装本体轮廓：A0、A1、A3——定义“身子”的高度与厚度

先看最基础的三个参数：A0、A1、A3。它们共同框定了QFN芯片“站立”时的垂直方向尺寸，也就是从PCB焊盘表面到芯片顶部的距离分布。

• A0：代表整个封装的总高度（Overall Height），即从底部焊盘平面到芯片顶面的垂直距离。例如图中常见“A0: 0.700/0.800 mm”，意思是：这批芯片的实际高度，会在0.700mm到0.800mm之间浮动。这个范围不是误差，而是制造公差——同一型号不同批次、甚至同一批次不同位置的芯片，高度都可能落在这个区间内。PCB设计时，必须按最大值（0.800mm）来预留上方空间，否则盖上屏蔽罩或安装外壳时会顶死芯片。

• A1：代表封装基座高度（Seating Plane to Top of Package Body），即从PCB焊盘接触面（seating plane）到芯片本体（package body）顶部的距离。它通常比A0小，因为A0包含了底部焊盘（exposed pad）的厚度。图中A1常标为“0.000 / 0.050 mm”，说明基座顶部几乎与焊盘齐平，最多高出0.05mm。这个值直接影响焊接后芯片是否“浮高”，进而影响与相邻元件的间隙。

• A3：代表焊盘厚度（Exposed Pad Thickness），即芯片底部那块大面积散热焊盘本身的金属层厚度。它虽小（常为0.18–0.30mm），却是热传导的关键通道。A3的公差（如kb参数）决定了焊膏印刷后，这块“散热底板”能否与PCB上的铜箔充分接触。太薄，接触不良，热阻飙升；太厚，挤压焊膏不足，虚焊风险大。

提示：A0、A1、A3三者关系是：A0 ≈ A1 + A3 + 微小间隙。设计散热过孔时，过孔深度必须穿透PCB顶层铜箔，至少到达内层散热平面，但绝不能钻穿到底层——否则焊膏会从孔中漏出，导致底部焊盘缺锡。这个“至少穿透多深”，就得靠A3和PCB叠层参数反推。

2.2 外形尺寸：D、E、D1、E1——划定“占地”与“脚印”的边界

如果说A系列管“高”，那么D和E系列就管“宽”和“长”，它们定义了芯片在PCB上实际占据的二维空间。

• D 和 E：分别代表封装的长度（Length）和宽度（Width），即芯片本体外缘的最大投影尺寸。例如“D: 2.900/3.100 mm, E: 2.900/3.100 mm”，说明这是一个近似正方形的3mm×3mm封装，但允许±0.1mm的制造公差。PCB布局时，元件禁布区（Courtyard）必须按最大值（3.100mm）向外扩展0.25mm以上，否则贴片机吸嘴取放时可能刮擦邻近元件。

• D1 和 E1：这是最关键的尺寸之一，代表I/O焊盘区域的长度和宽度，即芯片四周那一圈用于焊接信号引脚的金属区域的内边界。注意：D1/E1不是焊盘本身尺寸，而是“焊盘群”所围成的矩形框大小。例如“D1: 2.300/2.500 mm, E1: 1.600/1.800 mm”，意味着所有侧边焊盘的中心点，都落在这块2.4mm×1.7mm（取中值）的矩形区域内。这个值直接决定了PCB上焊盘阵列的中心距（pitch）和整体偏移量。

举个实例：某QFN-24封装，D1=2.300mm，E1=1.600mm，引脚数为6×4（长边6脚，短边4脚）。那么长边焊盘中心距 = (2.300mm) / (6-1) = 0.460mm；短边中心距 = (1.600mm) / (4-1) ≈ 0.533mm。如果PCB焊盘中心距按0.5mm粗暴设定，长边6个焊盘就会整体向右偏移0.06mm，导致最外侧两个引脚完全悬空——这就是“对不上”的根源。

2.3 焊盘细节：kb、eL、b、L1、L2——决定“脚”怎么踩得稳

有了“身子”和“占地”，最后要解决的是“脚”——即每个I/O焊盘的具体形态。QFN的焊盘不外露，全在芯片底部边缘，其形状、大小、位置稍有偏差，焊接良率就断崖式下跌。

• kb：代表I/O焊盘的宽度（Lead Width），即单个焊盘在垂直于引脚排列方向上的尺寸。图中常见“kb: 0.180/0.300 mm”。这个宽度必须与PCB焊盘宽度严格匹配。过宽（如PCB设0.35mm），焊膏被挤向两侧，形成桥接；过窄（如PCB设0.15mm），焊盘覆盖不足，润湿面积小，易虚焊。经验法则是：PCB焊盘宽度 = kb最小值 + 0.05mm（补偿蚀刻公差）。

• eL：代表I/O焊盘的长度（Lead Length），即焊盘在引脚排列方向上的尺寸，也就是“脚”的前后长度。如“eL: 0.250/0.450 mm”。它决定了焊膏的储藏量和熔融后的流动空间。eL过长，焊膏过多，易向焊盘间溢出造成短路；过短，则熔融焊料不足以形成可靠冶金结合。PCB设计时，eL应取规格书中的典型值（TYP），如“0.300 TYP”，而非最大值。

• b：有时与kb混用，但更常指焊盘末端的倒角或圆角半径，影响焊料爬升行为。L1、L2、L3则多见于带散热焊盘的QFN，分别代表散热焊盘的长度、宽度及外延尺寸，直接关联散热过孔的排布密度。

注意：所有这些尺寸，图中都同时给出毫米（mm）和英寸（inch）两套单位，并标注“Min/Max”或“TYP/REF”。Min（最小值）和Max（最大值）是制造公差带，必须覆盖；TYP（典型值）是设计基准，用于计算中心距和焊盘尺寸；REF（参考值）仅作示意，不可用于设计约束。

3. 常见误区与易混概念：别再把“封装名”当“尺寸图”

初学者最容易栽跟头的地方，不是看不懂数字，而是根本没意识到：同一个封装名称（如QFN-32），背后可能对应十几种完全不同的物理尺寸。把“名字一样”等同于“长得一样”，是PCB设计中最隐蔽、代价最高的认知陷阱。

3.1 误区一：QFN-32 就是 5mm×5mm？——封装名 ≠ 尺寸标准

易混点：看到BOM表里写“QFN-32”，就默认去封装库找一个5×5mm的模型，直接调用。
为什么混：QFN的命名规则中，“32”仅代表引脚数量，与外形尺寸毫无关系。它可能是3×3mm、4×4mm、5×5mm、甚至7×7mm，只要引脚数是32，都叫QFN-32。
怎么区分：必须查该具体型号芯片的数据手册（Datasheet），翻到“Mechanical Drawing”或“Package Outline”章节，找到带A0/D/E/kb等参数的尺寸图。例如，某MCU的QFN-32是4×4mm，而某电源芯片的QFN-32是5×5mm，两者焊盘布局天差地别，混用必报废。

3.2 误区二：尺寸图里的“Min/Max”是建议值？——公差是硬性约束，不是浮动区间

易混点：看到“A0: 0.700/0.800mm”，以为可以按0.75mm中间值设计PCB空间。
为什么混：误将制造公差理解为“平均值”，忽略了统计学意义——每颗芯片都必然落在Min到Max之间，但具体是0.701mm还是0.799mm，无法预知。
怎么区分：PCB设计必须遵循“最坏情况分析（Worst-Case Analysis）”：

• 机械间隙（如屏蔽罩高度）按A0 Max设计；
• 焊盘尺寸（kb, eL）按Min值+补偿设计，确保最小焊盘也能获得足够润湿；
• 中心距（D1, E1）按典型值（TYP）计算，因其公差已隐含在引脚排列精度中。

3.3 误区三：散热焊盘（Exposed Pad）随便画个大方块就行？——它是独立于I/O的“第五面”

易混点：在PCB封装中，只画了四周32个I/O焊盘，底部散热焊盘要么不画，要么画个和芯片本体一样大的方块。
为什么混：不了解散热焊盘的电气与热学双重角色——它既是GND连接点，又是主要散热路径，其尺寸（A3）、位置（相对于D1/E1的偏移）、开窗方式（是否开钢网窗、开多大）都有严格规范。
怎么区分：尺寸图中，散热焊盘由D、E（外轮廓）与D1、E1（内轮廓）共同定义。正确做法是：

• PCB散热焊盘尺寸 = D1 × E1（即I/O焊盘包围的内框），而非D × E（外框）；
• 钢网开窗尺寸 = 散热焊盘尺寸 × 0.8~0.9（防止焊膏过多导致芯吸或空洞）；
• 必须添加不少于9个直径0.3mm的散热过孔，并均匀分布在焊盘内，且过孔需做塞孔或盖油处理，避免焊膏流失。

3.4 误区四：引脚间距（Pitch）就是D1除以引脚数？——忽略了“非对称”与“不等距”布局

易混点：计算QFN-48（6×8）的pitch，直接用D1=4.0mm ÷ (6-1) = 0.8mm，认为所有长边引脚都是0.8mm等距。
为什么混：现代高密度QFN常采用非对称布局：长边6脚，但首尾两脚中心距可能为0.75mm，中间四脚为0.80mm；或短边8脚中，中间4脚密排，两端各留空位。尺寸图中D1/E1是整体包络，不反映内部细节。
怎么区分：必须查看尺寸图中带坐标网格的详细焊盘视图（通常在图右下角），那里会明确标出每个焊盘的X/Y坐标。例如，某图标注“Pin 1 X=0.000, Pin 2 X=0.500, Pin 3 X=1.000…”，这才是真实pitch。没有坐标图？立刻联系原厂索要，绝不可猜测。

3.5 误区五：尺寸图是“最终版”，拿来就能用？——它只是起点，还需叠加工艺补偿

易混点：拿到尺寸图，照着数值在PCB软件里1:1画出焊盘，就认为万事大吉。
为什么混：忽略了PCB制造的固有工艺偏差：蚀刻会吃掉约0.025mm铜厚，钢网印刷有±0.03mm对位误差，回流焊时焊料表面张力会拉动芯片产生微小偏移（<0.05mm）。
怎么区分：工业级设计必须做工艺补偿（Process Compensation）：

• PCB焊盘宽度 = kb Min + 0.05mm（补偿蚀刻）；
• 焊盘长度 = eL TYP + 0.05mm（补偿焊料收缩）；
• I/O焊盘中心距 = D1 TYP / (N-1)，但整体阵列需向芯片中心内缩0.02mm（抵消贴片机XY偏移）；
• 散热焊盘钢网开窗 = 焊盘尺寸 × 0.85，并在四角加0.1mm圆角（改善焊膏释放）。

4. QFN尺寸图如何指导PCB焊盘设计：从参数到Gerber的完整链路

光看懂尺寸图还不够，必须把它转化为PCB设计软件中可执行的焊盘（Pad）、丝印（Silkscreen）、阻焊（Soldermask）和钢网（Paste）图形。这个过程不是简单复制粘贴，而是一场毫米级的精密工程翻译。下面以主流EDA工具（如Altium Designer）为例，拆解从尺寸图到Gerber文件的每一步关键操作。

4.1 第一步：提取核心参数，建立设计约束表

拿到一份QFN尺寸图（如标题所示的“QFN系列元器件封装尺寸图”），首先不是打开软件，而是拿出一张纸，按以下结构整理：

这张表是后续所有操作的“宪法”。任何一步偏离，都会在贴片后暴露。

4.2 第二步：在PCB封装编辑器中构建焊盘阵列

以QFN-24（6×4）为例，根据上表：

• 长边6脚 → 中心距 = D1_Typ / (6-1) = 2.400 / 5 =0.480mm
• 短边4脚 → 中心距 = E1_Typ / (4-1) = 1.700 / 3 ≈0.567mm
• 焊盘尺寸：宽0.230mm × 长0.300mm（矩形焊盘，长边平行于引脚方向）

在Altium中创建新封装：

1. 新建Footprint，设置原点（Origin）为封装几何中心；
2. 使用“Place Pad”工具，按坐标批量放置：
   • 长边（Top）焊盘：X = [-1.200, -0.720, -0.240, 0.240, 0.720, 1.200] mm, Y = +1.200mm（D1/2）；
   • 短边（Right）焊盘：X = +1.200mm, Y = [-0.850, -0.283, 0.283, 0.850] mm（E1/2）；
     （其余两边镜像对称）
3. 所有I/O焊盘设为SMD类型，Layer = Top Layer，Solder Mask Expansion = 0.1mm（防绿油上焊盘），Paste Mask Expansion = 0.0mm（钢网与焊盘同大小，因已做0.85缩放）。

关键细节：焊盘的X/Y坐标必须精确到0.001mm。Altium中可直接在属性面板输入，或使用“Tools > Component Wizard”自动生成，但务必核对生成坐标与D1/E1计算值是否一致。

4.3 第三步：散热焊盘与钢网的协同设计

散热焊盘（Exposed Pad）不是I/O焊盘的简单放大，而是一个独立的、需要特殊处理的区域：

• PCB焊盘层（Top Layer）：绘制一个2.400mm × 1.700mm的矩形，中心与封装原点重合；
• 阻焊层（Solder Mask）：此焊盘必须全开窗，即Solder Mask Expansion设为极大值（如1mm），确保绿油完全避开；
• 钢网层（Paste Mask）：这是最易错的一步。不能与焊盘同大！需新建一个独立的Paste Mask图形：

  Paste Mask Width = 2.400 × 0.85 = 2.040mm Paste Mask Height = 1.700 × 0.85 = 1.445mm

  在Altium中，用“Place Solid Region”绘制此矩形，并将其Layer指定为“Paste Bottom”（若焊盘在顶层，则为“Paste Top”）。

为什么钢网要缩小15%？因为焊膏在回流时受表面张力作用会向中心聚拢。若钢网与焊盘同大，焊膏会堆成山丘状，导致芯片被顶起（“枕头效应”）或中心空洞。0.85是经过大量回流炉验证的黄金比例。

4.4 第四步：丝印与装配标识的“隐形规则”

丝印（Silkscreen）层看似只是标记，实则暗藏玄机：

• 极性标识：QFN无引脚，必须靠丝印标明Pin 1位置。标准做法是在Pin 1所在角的丝印框外，画一个1.0mm直径的实心圆点（Dot），或一个1.0×0.5mm的矩形缺口（Notch）。绝不可用“1”字，因字体易被误读；
• 本体轮廓：丝印框应按D Max × E Max = 3.100 × 3.100mm绘制，比实际芯片略大，为贴片机视觉识别留余量；
• 禁止覆盖：丝印线宽≤0.15mm，且绝对不可覆盖任何焊盘或散热焊盘，否则影响焊膏印刷和AOI检测。

最终生成的Gerber文件中，必须确保：

• TopLayer.gbr包含I/O焊盘与散热焊盘；
• PasteTop.gbr包含缩小后的钢网图形；
• SilkTop.gbr包含极性点与本体框；
• MaskTop.gbr中散热焊盘区域为全开窗（即该区域无绿油图形）。

5. QFN尺寸图在真实项目中的落地：一次从翻车到救场的全流程复盘

去年，某高校实验室开发一款低功耗环境监测节点，主控采用一颗QFN-40封装的无线MCU。原理图与PCB由一位刚毕业的工程师负责。他按常规流程：在库中搜索“QFN-40”，选中一个名为“QFN40_5x5_P0.4mm”的封装，确认引脚数匹配，便导入设计。PCB打样回来，贴片后测试——所有功能正常，但连续运行2小时后，MCU温度飙升至95℃，Wi-Fi频繁断连，最终锁死。返工拆下芯片，发现底部散热焊盘大面积空洞，红外热像仪显示热量全积聚在芯片中心，边缘焊盘温度却只有40℃。

这就是典型的“尺寸图失察”引发的热失效。我们介入后，第一步不是改代码，而是回到源头：查该MCU的官方Datasheet，翻到第28页“Package Mechanical Drawing”，得到真实尺寸图（与本资源中第7组数据一致）：

Symbol Min Max Min Max D 5.900 6.100 0.232 0.241 E 5.900 6.100 0.232 0.241 D1 4.924 5.076 0.194 0.200 E1 2.800 3.000 0.110 0.118 kb 0.200 0.300 0.008 0.012 eL 0.374 0.526 0.015 0.021 A3 0.150 REF 0.006 REF

对比原用封装“5x5_P0.4mm”（D=E=5.0mm, D1=E1=4.0mm, kb=0.25mm, eL=0.35mm），差异一目了然：

• 本体大了1mm：原封装5×5mm，实际需6×6mm，导致丝印框严重偏小，贴片机视觉定位失败，芯片整体偏移0.3mm；
• 散热焊盘小了近40%：原D1×E1=4.0×4.0=16mm²，实际需4.95×2.9=14.35mm²（注意：E1是2.9mm非4.0mm！），但原设计却按正方形画，导致焊盘形状错误，中心区域无焊膏；
• 焊盘长度超标：原eL=0.35mm，实际eL Max=0.526mm，但TYP=0.45mm，原设计0.35mm过短，焊料不足。

我们按真实尺寸图重建封装：

1. 本体框：6.100×6.100mm（D Max × E Max）；
2. I/O焊盘阵列：长边10脚，中心距 = 4.95 / 9 ≈ 0.550mm；短边4脚，中心距 = 2.90 / 3 ≈ 0.967mm（非等距！查坐标图确认为0.90/0.97/0.97mm）；
3. 焊盘尺寸：kb=0.200+0.05=0.25mm，eL=0.45mm；
4. 散热焊盘：4.95×2.90mm，钢网开窗=4.95×0.85 × 2.90×0.85 = 4.21×2.47mm；
5. 添加12个0.3mm过孔，呈3×4矩阵，中心距1.2mm，全部塞孔。

重打PCB，贴片后红外热像显示：芯片温度均匀分布，最高点仅68℃，Wi-Fi稳定运行72小时无异常。这次翻车，成了团队最深刻的一课。

从那以后，我每次启动新项目，第一件事不是画原理图，而是打开芯片Datasheet，把“Mechanical Drawing”页面打印出来，用红笔圈出A0、D、E、D1、E1、kb、eL、A3这八个参数，在旁边手写计算出PCB设计值，并让同事交叉检查。这多花的15分钟，省下的是一整块PCB的物料成本、两周的调试时间，以及客户失去的信任。希望帮到你。

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