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简介：面向5G基站、线缆传输与AAU射频时钟设计人员，这份PDF技术资料系统梳理Au5508一体化时钟方案。内容覆盖BBU、Serdes与射频链路对同步器件的需求，重点说明超低噪声PLL、JESD204B/C时钟支持、1 PPS输入输出、TDC输入延迟测量、频率与相位DCO调节，以及OCXO与XO联合保持、无中断切换、抖动和漂移衰减、ZDB零延迟缓冲等特性，并给出72引脚QFN小型化封装与关键性能指标，便于读者理解器件架构、评估选型并对照系统设计。资源包共1个PDF文件，大小约1.1MB，正文以英文数据手册形式组织，适合按功能模块查阅。已有259人学习，可作为5G时钟链路方案调研、硬件设计与同步性能评估的参考材料。

1. 一颗芯片吃掉整条时钟树：5G 基站为什么要把四种时钟需求压进同一个 die

在 5G 基站里，最容易被低估的成本项不是主芯片，而是那条又长又贵的时钟树：BBU 要 SyncE 和 1588 的同步，线卡要端口定时，AAU 要给数据转换器送 JESD204B/C 的采样时钟，SerDes 要低抖动参考。资料里这颗 10mm×10mm 的 72 脚 QFN 把这四件事压进同一颗器件——4 个 PLL、12 路差分输出、10 个独立 TDC 通道、120 fs 积分抖动，一体化 5G 时钟的卖点就写在这里。真正值得琢磨的不是集成度本身，而是它在把四种互相打架的需求塞进一个 die 之后，凭什么还能同时守住近端相噪和切换冲击这两条底线。答案散落在三个地方：积分区间怎么划、环路带宽怎么选、控制面分辨率够不够细。

2. 抖动与相噪：120 fs 的积分抖动为什么不能直接当相噪指标用

2.1 12 kHz–20 MHz 这个积分区间不是随便定的

数据手册上写的是「120 fs typical RMS integrated jitter (12k-20M)」。第一次看的人很容易把它直接当成「这颗芯片的抖动水平」，然后拿去和别家标着 90 fs、150 fs 的器件横向对比——这种比法大概率会翻车，因为积分抖动是一个被区间框死的数字，换一个下界，结果能差好几倍。

12 kHz 这个下界来自早期串行链路测试规范的沿用，上界 20 MHz 则多半受限于相噪分析仪和频谱仪的噪底。更关键的是：对 SerDes 链路来说，12 kHz 以下的相位漂移会被接收端 CDR 环路跟踪掉。CDR 的环路带宽通常在几百 kHz 到几 MHz 量级，低频相位偏差在它眼里属于「共模」，被环路直接吸收，不转化成采样时刻的误差。所以对误码真正有贡献的，是高偏移处那部分相位噪声，砍掉低频再积分恰恰是合理的工程口径。

但同一个口径换到射频侧就失效了。ADC/DAC 的采样时钟后面没有 CDR 帮你跟踪低频漂移，10 Hz 到 10 kHz 的近端相噪会原封不动地变成星座点的公共相位旋转。这就是为什么同一颗器件，规格书里既要给 12k–20M 的积分抖动，又要单列一张 close-in offset phase noise 表——这是两本完全不同的账，服务两类完全不同的负载。

提示：比较两颗时钟器件的抖动，第一步是对齐积分区间和仪表噪底，第二步才是看数字大小。区间不对齐的对比没有意义。

2.2 122.88 MHz 与近端相噪：AAU 侧的另一本账

122.88 MHz 这个频点在无线设备里出现频率极高，它等于 3.84 MHz 的 32 倍，落在 NR/LTE 采样率体系里，同时也是 JESD204B 链路里常见的器件时钟频点。规格书特意强调「122.88M Output with excellent close in noise performance」，把频点和近端相噪绑在一起写，说明设计者很清楚这个输出的真实用途：不是给 SerDes 当参考，而是给射频数据转换器供时钟。

近端相噪对射频的影响可以用一个很粗暴但足够说明问题的公式估上限：采样时钟的 RMS 时间抖动 σ 在输入频率 f 上产生的信噪比天花板是 −20log₁₀(2πfσ)。这个式子假设抖动是白噪声，实际相噪有形状，但量级判断足够用。

import math def snr_ceiling_db(f_sig_hz, jitter_rms_fs): """仅由采样时钟抖动决定的 SNR 天花板（dB）。 f_sig_hz: 被采样信号的频率 jitter_rms_fs: 采样时钟 RMS 抖动，单位 fs """ sigma = jitter_rms_fs * 1e-15 # fs -> s return -20.0 * math.log10(2.0 * math.pi * f_sig_hz * sigma) for f_ghz in (0.9, 2.6, 3.5): row = [f"{snr_ceiling_db(f_ghz * 1e9, j):.1f}" for j in (120, 300, 1000)] print(f"{f_ghz} GHz | 120fs={row[0]} dB | 300fs={row[1]} dB | 1ps={row[2]} dB")

跑出来的量级是这样的：0.9 GHz 载波配 120 fs 约 63.4 dB，2.6 GHz 配 120 fs 降到 54.2 dB，3.5 GHz 只剩 51.6 dB；如果把抖动放宽到 1 ps，2.6 GHz 处直接掉到 35.7 dB。这组数字解释了两件事：一是为什么载频越高、阶数越高的调制对时钟越苛刻；二是为什么 120 fs 这个数字在 3.5 GHz 附近其实并不宽裕，留给其他噪声源的预算已经很薄。参数含义上，f_sig 取的是被采样信号的中心频率而非采样率，jitter_rms_fs 必须和实际积分区间保持一致，否则算出来的天花板是假的。

近端那部分相噪则不完全走这个路径。低频相位误差在一段 OFDM 符号内近似表现为一个公共相位旋转，接收端可以用相位跟踪参考信号做部分补偿，但补偿带宽有限，残余量仍然会拉高 EVM。所以规格书里 close-in 表的价值不在于「数字好看」，而在于它决定了高阶调制下 EVM 的底盘。

2.3 从 VCO 到输出分频：抖动是怎么被链路改写的

把内部结构拆开看，整条链路是：输入选择与分频 → 相位检测器 → 数字环路滤波器 → VCO/DCO → 输出分频器 → 输出 mux。每一级都在改写最终的抖动，理解这条链路才能解释规格书里的数字为什么长这样。

VCO 的相位噪声折算到输出端时按 20log₁₀N 改善，N 是输出分频比。所以高 VCO 频率配大分频比，对近端相噪是有利的，这也是为什么这类器件倾向于把 VCO 推到几 GHz 再往下分。代价有两个：分频器自身的噪底会抬高远端相位噪声，高偏移处的抖动不再由 VCO 决定；同时 VCO 的调谐范围和谐振回路的 Q 值互相牵制，频段覆盖越宽，单点相噪越难做到极致。

输出 mux 的灵活性是这颗器件的核心卖点之一，但它同时意味着「这颗芯片的抖动」这个说法本身不成立。12 路差分输出可以从 4 个 PLL 里任意分配，接在不同 PLL 上的输出，其近端相噪、带内噪声、对参考的抑制能力全部不同。评估时必须落到具体输出路径上，而不是看一个全局数字。

还有两张容易被跳过的表：电源抑制比和相邻输出串扰。它们不是「附赠参数」，而是把片上 120 fs 翻译成板上实际抖动的转换系数。输出 bank 电源从 1.71 V 到 3.6 V 独立供电，好处是电平灵活、可以和不同接口域共电源；代价是每个 bank 的噪声都会从对应输出的相位上体现出来。CMOS 输出摆幅大、边沿快，相邻通道之间的串扰在时域上表现为确定性抖动，在相噪谱上表现为离散杂散——这类东西积分抖动不一定抓得住，但对 EVM 的杀伤很直接。

3. 环路带宽与漂移衰减：0.09 mHz 的高通角到底在滤什么

3.1 两条互补的传递函数决定了「衰减」这个词的含义

锁相环有两条方向相反的传递函数。参考输入到输出是低通：环路带宽以内的相位波动，输出老老实实跟着参考走；带宽以外则被抑制。本地振荡器到输出是高通：环路只在低频段修正它，高频段振荡器自己的相位噪声原样透传到输出。

所谓「抖动衰减」，本质就是把低通那条曲线的截止频率往下压。规格书里说衰减选项可以做到 0.09 mHz，换算成周期大约是 3 小时 5 分钟——这个数字第一次看会觉得离谱，因为没有任何一条串行链路需要这么低的带宽。

它的真实用途是处理漂移，而不是抖动。网络侧参考源的慢变化——温度引起的、路径变化引起的、分组网络里排队效应引起的——在 TDEV 和 MTIE 模板上会被放大。把环路带宽压到毫赫兹量级，等于只保留参考的长期平均频率，把所有比 3 小时快的漂移全部甩给本地振荡器。这是同步网设备的标准打法，代价也非常直接：锁定时间被拉长到小时量级，瞬态响应变得极慢，而且带内噪声完全由本地振荡器决定——这时候 OCXO 的近端相噪就是整机指标。

注意：把环路带宽设到极窄档位之前，先确认本地振荡器的老化率和温度特性撑得住。带宽越窄，环路的「记忆力」越依赖本地振荡器，而不是参考。

3.2 保持模式：OCXO 的漂移和 XO 的抖动怎么拼起来

进入保持的瞬间，芯片必须记住最后一刻的频率和相位，然后在没有参考的情况下自己走下去。这里有个物理层面的矛盾：OCXO 的长期稳定性极好，老化率可以做到 ppb/天量级，但它的近端相噪和短期抖动明显劣于普通 XO；XO 反过来，短期抖动小、相位噪声干净，但温漂和老化都是 ppm 量级，撑不了几分钟。

规格书里提到「internal modes to combine wander of OCXO with jitter of XO for holdover」，说的就是把这个矛盾拆开处理。常见的实现思路是：用一条极慢的环把 OCXO 的平均频率估计出来，把这个估计值作为基准写进 DCO 的频率控制字；短期内的相位连续性则靠 XO 或 VCO 自身来维持。等效于让 OCXO 负责「往哪走」，让 XO 负责「每一步走得多稳」。

24 小时保持能力配合可编程的精度档位，本质是在选择平均窗口的长度。窗口越长，频率估计越接近 OCXO 的真实长期频率，但对进入保持那一刻的突变越不敏感；窗口越短，反应快但估计噪声大。精度档位实际上是在告诉芯片「你打算保持多久」，让它选一个匹配的窗口和老化外推斜率。

这里有个容易忽略的事实：保持精度的大头不在芯片，而在 OCXO 本身的老化和温度系数。芯片能做的是把进入保持那一刻的频率估计做得足够准，以及在保持期间按线性（或分段线性）模型外推老化。如果 OCXO 的温度补偿没做好，再精细的 DCO 也救不回来。

3.3 1 PPS 与 20 秒锁定：窄带环路的收敛代价

1 PPS 是一种很特殊的参考：频率极低，每秒只给一个相位样本，而且这个样本的时间误差不小——时间戳量化、边沿抖动、驱动电路延迟都会叠加进来。用它锁相，本质上是在做统计估计，样本数决定了精度。

def freq_sigma(n_edges, sigma_t_ps=1000.0, gate_s=1.0): """用 n_edges 个 1PPS 边沿估计频差时的 1 sigma 误差（无量纲）。 sigma_t_ps: 单个边沿的总时间误差，含量化与输入抖动 gate_s: 相邻边沿的间隔 """ return (sigma_t_ps * 1e-12) / (n_edges * gate_s) for n in (5, 10, 20, 60, 300): print(f"{n:>3} edges -> {freq_sigma(n):.2e}")

按单边沿 1 ns 误差估：5 个边沿给到 2.0e-10，20 个边沿给到 5.0e-11，300 个边沿才到 3.3e-12。规格书里的「sub 20s lock time」意味着大约 20 个样本就要收敛，对应的频差估计精度是 5e-11 量级。

把这个数字和保持能力放在一起看就很有意思了：5e-11 的频率误差，在 24 小时内累积的相位漂移约 4.3 微秒。这说明「20 秒锁定」和「24 小时保持」这两个指标是强耦合的——锁得快，进入保持时的频率估计就没那么准，长保持的精度就受制于锁定阶段积累的样本量。反过来说，如果场景允许更长的锁定时间，保持精度会明显变好。

另一个值得注意的比例关系：DCO 的频率分辨率是 1/16 ppt，即 6.25e-14，比 20 秒锁定时 5e-11 的测量精度细了将近三个数量级。执行机构远比传感器精细，意味着系统瓶颈从来不在 DCO 能调多细，而在你能多准地知道该调多少——滤波器设计、OCXO 老化模型、温度补偿，才是决定保持性能的地方。

4. 控制面：TDC、DCO 与 PBO 怎么把皮秒级操作落到寄存器位上

4.1 TDC：10 ps 精度在板子上是什么概念

10 ps 在 PCB 上大约对应 1.5 毫米的走线长度（按信号传播速度 15 cm/ns 估算）。也就是说，这颗芯片能分辨出两条参考走线之间 1.5 mm 的差异——这个量级已经进入「PCB 布局误差」的范畴，不再是「芯片内部延迟」的范畴。

规格书里两个细节值得单独拎出来：一是 TDC 模式在所有输入时钟上都可用，二是 10 个 TDC 通道独立于 PLL。前者的意思是测量不占用业务通道，参考在跑业务的同时也能被持续观测；后者的意思是即使 4 个 PLL 全部锁定在各自的任务上，仍然有独立的测量资源盯着每一路输入的到达时刻。

实现层面，这类精度通常靠抽头延迟线或 Vernier 延迟线结构：把输入边沿送进一条由缓冲器级联而成的延迟链，用触发器阵列在某一时刻锁存链上各抽头的状态，得到温度计码，再编码成二进制。延迟链每一级的延迟是工艺、电压、温度的函数，所以必须有校准机制——常见做法是用一个已知周期的参考时钟做码密度测试，统计各抽头的命中分布，反推出每一级的实际延迟。不做校准的话，读数会有几 ps 到十几 ps 的系统性偏差，而且是随温度漂的。

TDC 的用途可以列出一串：测两路参考之间的相对延迟（线缆延迟、背板走线偏差）、测输入到输出的固定延迟以实现可重复时延、给无缝切换提供新参考的实时相位、给 1588 的时间戳做硬件修正。最后一项在基站里价值很高——软件时间戳的抖动是微秒级，硬件把到达时刻测到 10 ps，时间同步精度才能进入亚微秒甚至百纳秒量级。

4.2 DCO：1/16 ppt 的频率旋钮和小于 1 ps 的相位旋钮

频率 DCO 和相位 DCO 是两个不同粒度的旋钮，作用在分频器的不同层面上。

频率 DCO 的分辨率是 1/16 ppt，也就是 6.25e-14。换算成绝对频率：在 122.88 MHz 上，一步是 7.68 微赫兹。这个数字说明它不是为了「调频偏」设计的，而是为了在保持期间做极缓慢的老化补偿，或者在锁定过程中做最后一公里的收敛。

相位 DCO 走的是另一条路。相位调整精度小于 1 ps，而且闭环和开环模式下都可用。开环可用这一点很关键——保持期间没有参考，但仍然需要把输出相位对齐到某个外部事件（比如一个独立的同步脉冲），这时候相位旋钮是唯一的手段。

两者在物理上是同一件事的两面：相位是频率的积分，想让相位匀速推进，本质上就是给一个恒定的频率偏置。斜坡时间等于相位增量除以频率偏置。

F_OUT = 122.88e6 def dco_freq_step(f_out=F_OUT, step_ppt=1/16): """1/16 ppt = 6.25e-14 的频率步进对应的绝对频率（Hz）""" return f_out * step_ppt * 1e-12 def slew_time_s(phase_ps, freq_offset_ppt): """以给定频率偏置把相位推进 phase_ps 所需时间（s）。 freq_offset_ppt 单位 ppt(1e-12)，即 1 表示 1e-12 的频偏 """ return (phase_ps * 1e-12) / (freq_offset_ppt * 1e-12) print(f"one DCO step @122.88MHz = {dco_freq_step()*1e6:.2f} uHz") print(f"100 ps slew @1 ppt = {slew_time_s(100, 1):.1f} s") print(f"100 ps slew @1000 ppt = {slew_time_s(100, 1000):.3f} s")

结果是：一个 DCO 步进在 122.88 MHz 上只有 7.68 微赫兹；用 1 ppt 的频偏把相位推进 100 ps 需要 100 秒，把频偏加到 1000 ppt 则只要 0.1 秒。这解释规格书里「programmable freq/phase slopes」为什么必须可编程——斜率设得太陡，下游的 CDR 或数据转换器会失锁；设得太缓，切换过程拖得太长，期间参考可能再次失效。斜率上限最终由下游接收机的跟踪能力决定，不是一个纯芯片参数。

4.3 PBO 与 ZDB：25 ps 的切换冲击和 0.5 ns 的零延迟

无缝切换的核心是相位建立（PBO）。切换之前，芯片先用 TDC 测出新参考当前的实际相位，再把输出的相位偏置到与新参考对齐的位置，这样在切换发生的那一刻，输出相位是连续的，不会出现台阶。规格书给的残余冲击指标是小于 25 ps。

这个 25 ps 的预算可以拆解：TDC 测量误差贡献约 10 ps，相位调节精度贡献不到 1 ps，剩下的余量留给切换窗口内的相位漂移和两条输入路径之间的残余频差。三者叠加起来，25 ps 是一个合理的工程数字，也说明这个指标不是靠单一环节堆出来的。

如果新旧参考之间存在频差，光对齐相位不够，还得让频率平滑过渡，这就是频率斜坡的作用。相位传播则是另一回事：它要求在切换前就维持两条参考之间的已知相位关系，让输出在切换前后都锚定在同一个时间基准上。三者配合，才构成完整的 hitless 切换。

ZDB 模式是另一个极端。零延迟缓冲要求输入到输出的延迟小于 0.5 ns，而且是每个

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