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简介：本资源是Mentor Graphics官方发布的Tessent® Scan and ATPG用户手册（2017.3版），面向IC设计工程师、可测性设计（DFT）工程师及高校VLSI测试方向研究者，系统解决集成电路自动测试模式生成（ATPG）的工程落地问题。手册涵盖扫描链插入、测试向量生成、故障覆盖率分析等核心流程，并深度结合Design for Testability（DFT）理念，指导如何在RTL/网表级协同优化测试结构与ATPG效率。资源为单文件PDF格式，大小10.33MB，内容完整、排版规范，含详细操作步骤、界面截图、命令行参数说明及典型故障诊断案例，便于快速查阅与实践参考。目前已有687人学习下载，是掌握Mentor Tessent工具链中ATPG关键模块的权威入门与实操依据。

1. ATPG到底是什么：芯片出厂前的“体检报告生成器”

你有没有想过，一块指甲盖大小的芯片里，可能藏着上亿个晶体管——它们像一座超精密的微型城市，每条电路都是街道，每个开关都是红绿灯。可问题来了：这么复杂的结构，怎么确保它一通电就能正常工作？总不能靠人拿着放大镜一条线一条线去查吧？
ATPG（Automatic Test Pattern Generation，自动测试模式生成）就是干这个活的——它不是修理工，而是芯片出厂前的“体检报告生成器”。它不直接修复故障，而是先设计出一套套“考题”（也就是测试向量），让芯片在产线上“答题”：比如让某个寄存器输出0011，再让它输出1100，再观察输出是否符合预期。如果答错了，就说明这条路径上可能有短路、断路或时序异常。
这份名为《atpg-gd.pdf》的手册，正是Mentor Graphics公司为Tessent® Scan和ATPG工具编写的“操作说明书”，但它远不止是命令列表——它系统讲清了：怎么给芯片“搭体检通道”（Scan设计）、怎么出题才覆盖所有关键病灶（故障模型）、怎么判断一道题到底是在考逻辑错误还是考速度短板（At-Speed测试）、甚至怎么为新型缺陷定制专属考卷（用户定义故障模型）。搞懂它，等于拿到了IC测试领域的“诊断学教材”。对数字电路工程师、DFT（Design-for-Test）工程师、ATE测试开发人员来说，这不是可读可不读的文档，而是决定芯片能不能流片、能不能量产、能不能过客户验收的底层依据。

2. 为什么必须用ATPG：手工测试在现代芯片面前彻底失效

2.1 芯片复杂度爆炸，让“人脑穷举”变成不可能任务

想象你要检查一台老式计算器——4位数，7段数码管，总共不到100个门电路。你或许能手写几组输入（比如0000、1111、5555），看输出是否正确。但换成一颗28nm工艺的SoC，晶体管数量动辄十亿级，状态空间有多大？粗略估算：若每个触发器有2种状态（0/1），100万个触发器就有2¹⁰⁰⁰⁰⁰⁰种组合——这个数字比宇宙中的原子总数还多几个数量级。手工设计测试用例？连列出所有组合的时间都不够。ATPG的核心价值，就是用算法代替人脑，在可接受时间内，找出最少但最狠的一组输入序列，让尽可能多的潜在缺陷“无处藏身”。

提示：ATPG不是追求100%覆盖所有数学状态，而是聚焦于可物理实现的故障行为。它把“芯片可能怎么坏”翻译成标准语言（如卡滞故障Stuck-at-0/1），再反向推导出能暴露这些坏法的输入组合。

2.2 不是所有“坏”都一样：故障模型才是ATPG的“靶心坐标”

ATPG不会盲目出题，它严格按“故障模型”（Fault Model）来设计考卷。最常见的模型是卡滞故障（Stuck-at Fault）：假设某根信号线永远卡在0（Stuck-at-0）或永远卡在1（Stuck-at-1）。这听起来简单，但它覆盖了制造中约70%的典型缺陷——比如光刻偏移导致金属线没连上（等效于Stuck-at-0），或者杂质污染让晶体管常开（等效于Stuck-at-1）。
但现代芯片还有更隐蔽的“坏法”：

• 桥接故障（Bridging Fault）：两条本该绝缘的走线意外短接，形成线与（AND）或线或（OR）逻辑；
• 延迟故障（Delay Fault）：电路本身逻辑没错，但信号传递太慢，到下一个时钟沿还没稳定，导致采样错误——这正是At-Speed测试要抓的；
• IDDQ故障：芯片待机时电流异常升高，暗示内部存在微小漏电通路。
  ATPG工具（如Tessent）内置多套故障模型引擎，能根据工艺节点、封装类型、测试目标，自动切换“出题策略”。比如对汽车电子芯片，必须启用延迟故障模型；对低功耗IoT芯片，则要重点跑IDDQ测试。手册第4章“Test Types and Associated Fault Models”就详细列出了每种模型对应的物理成因、检测方法和覆盖率评估方式。

2.3 扫描链（Scan Chain）：给芯片装上“可插拔的USB接口”

ATPG再聪明，也得有“手脚”能伸进芯片内部。这就是DFT（Design-for-Test）的核心动作——扫描设计（Scan Design）。它不改变芯片功能，而是在设计阶段，把原本深埋的触发器（Flip-Flop）用多路选择器（MUX）改造成“双模单元”：正常工作时走原逻辑路径；测试时，所有触发器被串联成一条长长的移位寄存器（即扫描链），像一条贯穿芯片的“数据高速公路”。
此时，ATPG生成的测试向量，就不再是抽象的数学序列，而是可直接加载的二进制比特流：

// 一个简化的扫描链加载过程（概念示意） // 测试向量：1010_1100_0011_1001 （共16位） // 加载时：TCK时钟每打一次，1位数据从SI（Scan In）口移入，前一位被推到下一个FF // 16个周期后，整个向量已“灌入”芯片内部所有扫描单元

加载完毕，芯片执行一个“捕获周期”（Capture Cycle），让组合逻辑根据当前扫描值运算，并把结果锁回扫描链；最后，再用16个周期把结果从SO（Scan Out）口移出。整个过程就像给芯片做一次“快照”+“回放”，把不可见的内部状态，变成可读可写的外部数据。手册第2章“Scan Design Overview”和第3章“Scan Terminology”花了大量篇幅解释不同扫描单元（Master/Slave/Shadow）如何协同，避免测试时产生伪故障（False Fault）。

2.4 故障覆盖率不是数字游戏：它直接挂钩芯片良率与成本

很多工程师初看ATPG报告，只盯着“98.5% fault coverage”这个数字，觉得“差不多得了”。但现实很骨感：

• 覆盖率每提升0.1%，可能意味着产线要多花2小时调试测试程序；
• 但漏掉的0.1%，可能就是某批次芯片在客户现场批量失效的根源；
• 更残酷的是，未覆盖的故障中，往往集中着最难复现、最易引发系统崩溃的边缘缺陷（如多周期延迟、电源噪声敏感点）。
  Tessent手册专门用第4章“Fault Detection”和第5章“Fault Reporting”教你怎么读懂覆盖率报告：哪些故障被标记为“Untestable（UT）”——不是ATPG不行，而是电路结构本身导致无法观测（比如某输出被逻辑门恒定拉高，任何输入变化都影响不了它）；哪些是“Testable（TE）”但尚未覆盖——需要调整扫描分组、插入更多控制点或修改测试流程。它甚至提供“Bridge Coverage Estimate”工具，预估桥接故障的检测能力，因为这类故障不像卡滞故障那样有标准模型，容易被传统ATPG忽略。

3. ATPG和DFT：不是同义词，而是“医生”和“体检中心”的关系

3.1 DFT是顶层设计思想，ATPG是核心执行工具

很多人把DFT（Design-for-Testability）和ATPG混为一谈，以为“做了ATPG就是做了DFT”。这是典型误区。DFT是一整套面向可测性的设计哲学，涵盖：

• 可控制性（Controllability）：能否方便地把特定值送到电路内部任意节点？（通过扫描链、测试点插入实现）
• 可观测性（Observability）：能否方便地读取内部任意节点的值？（通过扫描链、输出压缩、内建自测试BIST实现）
• 可访问性（Accessibility）：测试信号能否高效注入/引出？（通过测试总线、JTAG接口、边界扫描链实现）
  ATPG只是DFT落地过程中最关键的一个环节——它负责在DFT搭建好的“测试基础设施”（如扫描链、测试点）之上，生成具体的测试向量。没有DFT，ATPG就像想用CT机给没开刀口的病人做活检；没有ATPG，DFT则像建好了一座顶级体检中心，却没人设计体检项目。手册第1章“Overview”开宗明义：“What is Design-for-Test?”，紧接着就强调：“DFT Strategies”必须贯穿整个芯片设计流程（Top-Down Design Flow），而ATPG是验证DFT效果的最终手段。

3.2 常见误区与易混概念辨析

易混点1：ATPG vs. Functional Test（功能测试）

为什么混：两者都给芯片加输入、看输出。
本质区别：Functional Test验证“芯片功能是否符合规格书”，用的是真实应用场景的输入（如播放一段MP3、运行一段图像算法）；ATPG验证“芯片硬件是否存在制造缺陷”，用的是专为激发故障而设计的向量，与功能无关。一个功能测试通过的芯片，ATPG覆盖率可能只有60%——意味着40%的物理缺陷没被发现，后续使用中随时可能崩。手册第2章明确区分：“Functional Test”属于系统级验证，而ATPG属于硅后（Silicon Post-Silicon）制造测试。

易混点2：Scan Test（扫描测试） vs. At-Speed Test（全速测试）

为什么混：都用扫描链加载数据。
本质区别：Scan Test通常在低频下进行（如1MHz），只检测逻辑错误；At-Speed Test则要求在芯片标称最高频率（如2GHz）下完成“加载→捕获→卸载”全过程，专门捕捉因布线延迟、时钟偏斜导致的时序相关故障。手册第2章“ATPG Overview”特别指出：“Deterministic Pattern Test Generation”支持At-Speed模式，而随机模式（Random Pattern）因覆盖率低，一般只用于早期快速验证。

易混点3：Fault Coverage（故障覆盖率） vs. Test Coverage（测试覆盖率）

为什么混：名字都带“coverage”，报告里都显示百分比。
本质区别：Fault Coverage是ATPG专用指标，指已检测故障数占理论总故障数的比例（基于Stuck-at等模型）；Test Coverage是广义概念，可能指代码行覆盖率、状态机分支覆盖率等，与硬件缺陷无关。手册第4章“Fault Reporting”反复强调：评判ATPG效果，唯一有效指标是Fault Coverage，且必须注明基于哪种故障模型（如“Stuck-at-0/1 Coverage: 98.2%”）。

易混点4：User-Defined Fault Model（UDFM） vs. Standard Fault Model（标准模型）

为什么混：都能用来生成测试向量。
本质区别：标准模型（Stuck-at, Delay）是行业共识，工具开箱即用；UDFM是手册第2章“User-Defined Fault Modeling”介绍的高级功能——允许工程师用文本文件（UDFM File Format）自定义故障行为，比如描述某新型FinFET器件特有的“部分关断漏电”模型。这需要深入理解器件物理特性，不是常规项目必需，但对先进工艺研发至关重要。

易混点5：Tessent Scan vs. Tessent ATPG

为什么混：名字都带Tessent，常被统称“Tessent工具”。
本质区别：Tessent Scan是DFT实现工具，负责在RTL或网表中自动插入扫描链、测试点、时钟控制逻辑；Tessent ATPG是测试向量生成工具，读取扫描链插入后的网表，运行算法生成向量。二者是流水线上下游：Scan输出是ATPG的输入。手册标题《Tessent® Scan and ATPG User's Manual》已暗示二者协同关系，而非同一工具。

4. 扫描链不是“插上线就行”：那些让ATPG翻车的隐藏陷阱

4.1 扫描链断裂：最常见却最致命的配置错误

你以为把所有触发器连成一条链就万事大吉？错。扫描链必须满足严格的电气与时序约束。手册第3章“Scan Chains”和第4章“ATPG Design Rules Checking”列出了硬性规则：

• 时钟域穿越（Clock Domain Crossing）：不同频率的触发器不能串在同一扫描链！否则移位时会出现亚稳态，导致加载数据错乱。正确做法是分链：高频模块一条链，低频模块另一条链，用独立的测试时钟驱动。
• 复位异步性（Asynchronous Reset）：带异步复位的触发器，在扫描移位时若复位信号意外激活，会清空整个链。必须在扫描路径中插入“复位屏蔽逻辑”，确保移位期间复位被禁用。
• 扫描使能冲突（Scan Enable Glitch）：扫描使能信号（Scan_Enable）若存在毛刺，可能让部分触发器进入扫描模式、部分仍留在功能模式，导致链断裂。手册建议用同步使能+滤波电路。
  这些规则不是建议，而是Tessent ATPG在启动前必做的“Design Rules Checking”。一旦违反，工具会报错（如“Scan chain broken at FF_XYZ”），根本无法生成向量。某公司曾因忽略时钟域规则，导致量产芯片在高温下扫描失败率高达30%，返工损失超千万。

4.2 模型扁平化（Model Flattening）：ATPG眼中的“芯片真相”

ATPG工具不直接读你的RTL代码，而是读经过综合、优化后的门级网表（Gate-level Netlist）。但网表里可能包含层次化模块（Hierarchical Blocks）、参数化实例（Parameterized Instances）、黑盒IP（Black-box IPs）。手册第3章“Model Flattening”解释：ATPG必须先将网表“压平”（Flatten）——即展开所有子模块，替换所有参数，将黑盒IP替换为可识别的测试模型（Test Model）。
这个过程极易出问题：

• 若IP供应商未提供符合IEEE 1500标准的测试模型，ATPG会将其视为“不可测区域”，大幅拉低覆盖率；
• 若层次化模块中有未声明的内部信号（Hidden Signal），扁平化后可能丢失可观测性；
• 参数化实例若未指定具体参数值，扁平化会失败。
  因此，手册强调：“The Flattening Process”必须在综合后立即执行，并用“Learning Analysis”功能验证模型完整性——它会分析网表中所有逻辑门的等效关系（Equivalence Relationships）、隐含关系（Implied Relationships），确保没有逻辑被误删或误改。

4.3 故障分类（Fault Classes）：不是所有未覆盖故障都该被放弃

ATPG报告里常看到“Untestable (UT)”、“Testable (TE)”、“Redundant”等分类。新手常误以为UT=不用管，TE=必须覆盖。手册第4章“Fault Classes”给出严谨定义：

• Untestable (UT)：因电路结构限制，理论上无法检测的故障（如某节点被恒定逻辑驱动，任何输入都无法改变其值）。这类故障可安全忽略，但需人工确认非设计错误。
• Testable (TE)：结构上可测，但当前测试向量未覆盖。这是优化重点——调整扫描分组、增加测试点、启用更高级故障模型。
• Redundant：该故障存在，但不影响电路输出（如冗余逻辑中的故障）。手册提醒：Redundant故障虽不危害功能，但可能在后续工艺变异中“复活”，故仍建议记录。
  某导师曾指导学生处理一份覆盖率仅85%的报告，发现其中20%标记为UT。深入分析后，发现是扫描使能逻辑设计缺陷，修正后UT降为0，TE覆盖率升至99.2%。这印证了手册观点：“UT analysis is not a pass/fail metric, but a design feedback loop.”

4.4 多重检测（Multiple Detect）：让一次测试暴露多个缺陷

传统ATPG追求“一个向量检测一个故障”，效率低。手册第2章“Multiple Detect”介绍高级技术：让单个测试向量同时激发并捕获多个故障的响应。例如，一个向量可能同时让FF_A卡在0、FF_B卡在1、且某条路径延迟超标——通过分析SO口输出的多位数据，ATPG能分离出各故障特征。
这依赖两个前提：

1. 故障隔离性（Fault Isolation）：各故障的响应在输出端有唯一编码；
2. 压缩技术（Output Compression）：用MISR（Multiple Input Signature Register）等电路，将长串输出压缩为短签名，再比对签名库。
   手册第2章“Embedded Multiple Detect”指出：此功能对高密度SoC至关重要，可减少测试时间30%以上，但需在DFT阶段预留压缩逻辑资源。

5. 什么时候该用ATPG？什么时候该果断停手？

5.1 必须用ATPG的三大生死场景

场景1：芯片流片（Tape-out）前的最后一道防线

这是ATPG不可替代的刚性需求。无论仿真多完美、FPGA原型多稳定，硅片制造必然引入随机缺陷（粒子撞击、光刻误差、金属沉积不均）。ATPG生成的向量，是ATE（Automatic Test Equipment）测试机台的唯一指令集。没有它，产线无法判断哪颗芯片合格、哪颗该报废。手册第1章“Overview”直言：“ATPG is the cornerstone of manufacturing test for digital ICs.” 某跨平台系统项目曾因ATPG覆盖率未达客户要求的99.5%，被迫推迟流片3个月，重做DFT并补测。

场景2：定位偶发性失效（Intermittent Failure）

当芯片在客户现场出现“有时工作、有时死机”的玄学问题，功能测试束手无策。此时，ATPG的故障诊断（Fault Diagnosis）功能就是后悔药。手册第4章“Fault Reporting”说明：通过对比实测响应与预期响应，ATPG能反向推导出最可能的故障位置（如“FF_1234 Stuck-at-1概率92%”），将排查范围从“整个SOC”缩小到“某一行扫描链的3个触发器”，极大缩短Debug周期。某图像处理Demo项目就靠此定位到一颗PLL模块的延迟故障，避免了整颗芯片返工。

场景3：先进工艺节点（7nm及以下）的可靠性验证

越先进的工艺，晶体管越小，量子效应越显著，传统Stuck-at模型覆盖不足。手册第2章“User-Defined Fault Modeling”和“Bridge Coverage Estimate”正是为此而生。例如，针对GAA（Gate-All-Around）晶体管的栅极漏电，需自定义UDFM描述“栅极电压阈值漂移”模型；针对3D堆叠芯片的TSV（Through-Silicon Via）互连，需用桥接模型评估短路风险。此时，ATPG已不仅是测试工具，更是工艺可靠性研究的实验平台。

5.2 该停手的三个危险信号

信号1：故障覆盖率停滞在95%~97%，且剩余UT全是“设计缺陷”

当ATPG反复优化仍卡在96.8%，深入分析UT列表发现大量“FF_XYZ output unobservable due to constant driver”，这通常意味着DFT架构有硬伤：比如关键路径未插入测试点、扫描分组不合理导致信号被屏蔽。继续调参是徒劳，必须回归DFT方案，重构扫描链或增加旁路逻辑。手册第4章“Fault Class Hierarchy”警告：“Persistent UT clusters indicate architectural flaws, not tool limitations.”

信号2：ATPG运行时间超过24小时，且内存占用持续飙升

ATPG是NP-hard问题，复杂度随电路规模指数增长。手册附录明确给出性能指南：对1000万门电路，推荐服务器配置（64核/512GB RAM）。若在普通工作站跑12小时仍无结果，大概率是网表存在未优化的巨大多路选择器（Huge MUX）或环形逻辑（Combinational Loop），导致算法陷入死循环。此时应暂停，用“Learning Analysis”检查模型健康度，或请综合工具重新优化网表。

信号3：客户测试规范（Test Specification）未明确故障模型与覆盖率目标

这是最容易被忽视的踩坑点。某公司为某车规芯片做ATPG，按惯例用Stuck-at模型做到99.3%，交付后客户拒收——因为车规要求必须做At-Speed Delay测试，且覆盖率≥98.0%。手册第2章“Test Types and Fault Models”表格清晰列出各行业标准（AEC-Q100, ISO 26262）对应的强制模型。我的血泪经验是：每次启动ATPG前，第一件事是打开客户Test Spec，逐条勾选“Required Fault Model”和“Min Coverage”，然后对照手册第2章表格，确认Tessent版本是否支持。从那以后我每次做新项目，都强制走一遍这个Checklist，再开始建环境。希望帮到你。

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