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简介：面向FPGA开发者和通信方向的在校学生，这份代码包提供了高速QPSK调制解调系统的完整硬件工程实现，覆盖数据归一化、格雷映射、基于DDS的正交载波生成、I/Q调制、低通滤波、解调混频与相位判决等主要数字信号处理环节，可直接在Vivado工程中学习并复用，适用于无线通信、卫星通信或数据传输类项目。压缩包内共3152个文件，整体约113.38MB，文件类型以Verilog/VHDL的RTL源码为主，并含有Tcl/Shell脚本、MIF/COE存储器初始化文件、UCF/XDC约束、IP核配置及综合仿真中间文件，其中涉及FFT/IFFT等数字信号处理IP核；文件类型较多但目录结构清晰，方便按模块逐层阅读。该代码包目前已有741人学习，具备较高的工程参考价值。通过这套代码，读者不仅能深入理解QPSK调制解调的理论与FPGA实现差异，还能掌握DDS载波生成、IP核例化、约束编写和工程综合的完整流程；包内大量脚本与生成文件也便于做功能仿真、布局布线分析，适合在此基础上二次开发或作为毕业设计、课程设计的起点。

1. 高速QPSK调制解调FPGA代码：从仿真通过到上板跑通的完整路径

做高速数据链、卫星通信或者光纤传输的工程师，大概率都被同一件事卡过：协议栈调通了，信道编码也过了，结果 QPSK 调制解调模块在 FPGA 上要么时序收敛不了，要么眼图张开但误码率怎么都压不下去。标题里的“高速QPSK调制解调FPGA代码”，落地的含义不是给你一段能仿真的示例代码，而是给一套能跑在真实时钟、真实 ADC/DAC 上的工程方案。这套方案要解决三件事：基带比特怎么变成并行 IQ 信号送 DAC，接收端怎么从畸变的 IQ 信号里恢复时钟和载波，以及并行度、位宽、环路参数怎么配才能不翻车。适合谁？适合自己动手搭过 FPGA 收发链路、但卡在同步环路和多路并行设计上的从业者。这篇就把调制、解调、高速工程化和排错一次讲透。

2. QPSK调制端设计：从符号映射到高速并行输出

2.1 为什么要先定并行度再写代码

QPSK调制看起来简单：两比特映射成一个符号，I 路取一个比特，Q 路取一个比特，再各自乘上成型滤波器系数。但“高速”二字直接把简单的事情变难了。假设符号率是 500 Msps，DAC 采样率是 2 GHz，FPGA 内部时钟通常只能跑到 250 MHz 甚至更低。单路串行处理意味着一个时钟周期要完成 8 次采样计算，这在任何商用 FPGA 上都做不到。所以工程上用并行度换时钟速率：每个时钟周期同时处理 P 个符号，P 由符号率和内部时钟共同决定。

常见做法是先确定两个边界：DAC 支持的最大采样率和 FPGA 能稳定收敛的时钟频率。然后内插因子由 DAC 采样率除以符号率得到，并行度等于 DAC 采样率除以 FPGA 时钟再除以内插因子。比如符号率 256 Msps，DAC 采样率 1.024 GHz，内插 4 倍，FPGA 时钟 128 MHz，那么并行度 P = 1024M / 128M / 4 = 2，也就是每周期处理 2 个符号。如果 FPGA 只能跑到 100 MHz，并行度就要拉到 3 或 4。很多新手上来就写单符号的 FIR 滤波，仿真没问题，一综合时序报表就是红的，根因就在这里。

并行架构还影响数据总线位宽。P 个符号对应 2P 个比特，所以数据通路位宽必须是 2P 的整数倍。这个位宽在调制端是整个工程的骨架，所有跨时钟域、FIFO、对齐逻辑都围绕它展开。我一般会把 P 定义为 parameter，而不是写死在代码里，这样换芯片换速率时只改参数。

2.2 QPSK映射与成型滤波：最小可综合代码框架

调制端第一段逻辑就是把二进制比特流映射成 IQ 符号。QPSK 有四种相位，一般用格雷码映射，保证相邻相位只差一个比特，这样解调端即使发生相邻相位判决错误，误比特率也只会翻一个比特而不是两个。下面这段 SystemVerilog 实现了 P=4 路并行映射。

// qpsk_map_parallel.sv module qpsk_map_parallel #( parameter P = 4 // 并行符号数 )( input wire clk, input wire rst_n, input wire [2*P-1:0] data_in, // 每周期输入 2P 个 bit output reg signed [1:0] i_out [P], // P 路 I 符号，取值为 -1 或 +1 output reg signed [1:0] q_out [P] // P 路 Q 符号 ); integer k; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin for (k = 0; k < P; k = k + 1) begin i_out[k] <= 2'sd0; q_out[k] <= 2'sd0; end end else begin for (k = 0; k < P; k = k + 1) begin // data_in[2*k+1] 映射为 I，data_in[2*k] 映射为 Q case ({data_in[2*k+1], data_in[2*k]}) 2'b00: begin i_out[k] <= 2'sd1; q_out[k] <= 2'sd1; end 2'b01: begin i_out[k] <= 2'sd1; q_out[k] <= -2'sd1; end 2'b11: begin i_out[k] <= -2'sd1; q_out[k] <= -2'sd1; end 2'b10: begin i_out[k] <= -2'sd1; q_out[k] <= 2'sd1; end default: begin i_out[k] <= 2'sd0; q_out[k] <= 2'sd0; end endcase end end end endmodule

这段代码里 data_in 的位宽是 2P，case 分支用格雷码顺序 00→01→11→10，对应相位 45°、135°、225°、315°。有人习惯用 00→01→10→11 的顺序，那是二进制映射，相邻象限翻转两个比特，解调误码率会高一倍。参数 P 控制并行路数，P=4 对应每周期处理 4 个符号也就是 8 比特。

映射之后就是成型滤波。成型滤波器的作用是限制信号带宽，同时在接收端作为匹配滤波器最大化信噪比。常见做法是用根升余弦滤波器，滚降因子 alpha 取 0.2 到 0.35。FPGA 里用 FIR 实现，系数从 MATLAB 的 fdesign.pulseshaping 生成，然后转成 16 位定点。这里有一个最容易踩的坑：FIR 的输入是映射后的 ±1，输出位宽会随抽头数增长，不要直接取最高位截断，正确做法是保留足够的整数位，再在滤波器输出端做一次饱和截位。成型滤波的具体多相实现放到第 4 章专门讲。

2.3 关键参数：符号率、采样率与内插因子怎么配合

调制端参数表是每个项目启动前必须填的。下面是一组我常用的典型配置，可以当模板。

内插因子不是越大越好。内插 4 倍时每个符号 4 个采样点，定时同步环有足够的采样裕度；内插 8 倍时滤波器长度要翻倍，并行路数也要翻倍，资源消耗陡增，而性能提升有限。我一般优先用 4 倍内插，只有在 DAC 采样率固定且符号率特别低时才用 8 倍。滚降因子小会让频谱更紧凑，但时域波形的过零点抖动变大，对接收端定时恢复要求更高。工程上 0.2～0.25 是兼顾带宽和稳定性的区间。

参数定的那一刻，调制端的架构就定了。内插 4 倍 + 并行度 P，等价于在每个符号周期里并行产生 4P 个输出采样。常见的错误是在一个时钟周期里先串行计算 P 个符号再内插，结果关键路径变成 P 次乘加，直接时序违约。正确思路是从输出采样端反推：把 FIR 多相分解成 4P 个子滤波器，每个子滤波器只处理一路输出采样，后面详述。

3. 解调端：载波同步与定时同步是唯一难点

3.1 解调环路整体框架：同步环路的两个反馈回路

接收端 ADC 采样后得到的是经过信道畸变的 IQ 信号，可能带着载波频偏、相位偏移和符号定时误差。QPSK 解调要完成四件事：匹配滤波、定时同步、载波同步、符号判决。这里有个经典争议：先做定时同步还是先做载波同步？工程上常见做法是先做粗载波频偏纠正，再做定时同步，最后用 Costas 环做残余载波相位跟踪。如果频偏很大的话，定时环路会受载波相位旋转影响产生偏差，所以解调最前面一般要加一个频偏估计模块，例如 FFT 谱峰搜索或叉积鉴频器。

在高速 FPGA 实现里，整个解调是两条反馈回路嵌套：一条是 Gardner 定时环，输出插值控制字给数控延迟线；一条是 Costas 载波环，输出频率字给 NCO 混频器。两条环路的环路滤波器都是 PI 结构。反馈回路最难的地方在于延迟，因为每个时钟周期并行处理 P 个符号，误差信号一个周期更新一次，但整个环路的计算路径可能有十几级流水，每多一级流水就多一个周期的环路延迟，环路稳定性会变差。所以设计目标不是把每个模块调到最优，而是把环路总延迟压到最小，通常控制在 10 个采样周期以内。

坐标变换上，不要一上来就在 FPGA 里用 CORDIC 算相位。Gardner 定时误差只需要 I/Q 幅度，Costas 鉴相器也只需要 I/Q 的符号和乘法，都用不着反正切。只有在做大频偏估计时才需要 CORDIC 算瞬时相位。能用代数乘法解决的，就不要引入迭代计算，否则资源翻倍且时序更难收敛。

3.2 Gardner定时恢复与Costas环：误差检测器的 FPGA 实现

Gardner 定时误差检测器基于相邻两个最佳采样点和中间采样点。误差公式为 e = (I(n) - I(n-1)) * I(mid) + (Q(n) - Q(n-1)) * Q(mid)。它的好处是对载波相位不敏感，做定时同步时载波频偏还没完全消除也没关系。下面是一段可综合的 Gardner 误差计算模块。

// gardner_ted.sv module gardner_ted #( parameter W = 16 // 输入数据位宽 )( input wire clk, input wire signed [W-1:0] i_best, // 当前符号最佳采样点 I input wire signed [W-1:0] q_best, // 当前符号最佳采样点 Q input wire signed [W-1:0] i_mid, // 两个最佳采样点之间的中间采样 I input wire signed [W-1:0] q_mid, // 中间采样 Q output reg signed [2*W-1:0] ted_err ); reg signed [W-1:0] i_prev; reg signed [W-1:0] q_prev; wire signed [W-1:0] di = i_best - i_prev; wire signed [W-1:0] dq = q_best - q_prev; always @(posedge clk) begin i_prev <= i_best; q_prev <= q_best; // 相邻最佳采样差 * 中间采样，I/Q 两路相加 ted_err <= di * i_mid + dq * q_mid; end endmodule

这段代码里 i_prev 和 q_prev 保存上一个最佳采样点。乘法器和加法器会消耗两个 DSP48E，如果并行路数是 P，就是 2P 个 DSP。输出 ted_err 位宽是 2W，后面接环路滤波器前要截位，截位规则是保留符号位和高 6 位有效位，保证环路增益一致。有人直接把 2W 位全送进环路滤波器，导致 PI 系数需要很小，定点实现下又会被量化噪声淹没，这个坑在 5.3 节细说。

Costas 环的鉴相器在 QPSK 下有几种实现，常见的是判决辅助型：对 I/Q 做符号判决，误差 = sign(I)*Q - sign(Q)*I。这个公式的好处是当相位误差为零时误差归零，且信号幅度不影响误差增益。下面给出核心代码。

// costas_pd.sv module costas_pd #( parameter W = 16 )( input wire signed [W-1:0] i_in, input wire signed [W-1:0] q_in, output reg signed [2*W-1:0] pd_err ); wire signed [W-1:0] i_hat = i_in[W-1] ? -$signed({1'b0, i_in[W-1:0]}) : i_in; // 不推荐 // 实际用 sign 函数取 ±1 wire signed [W-1:0] si = (i_in >= 0) ? 16'sd1 : -16'sd1; wire signed [W-1:0] sq = (q_in >= 0) ? 16'sd1 : -16'sd1; always @(posedge clk) begin // 判决辅助型鉴相器 pd_err <= si * q_in - sq * i_in; end endmodule

这个代码里的 si 和 sq 是判决符号。当 I 路幅度远大于 Q 路时，误差约等于 Q 的幅度，因此环路会在四个象限的锁定点稳定。这里有个关键设置：环路锁定点是 45°、135°、225°、315°，正好对应调制的四个相位点。但如果调制端映射顺序和这个不一致，环路的锁定点就会偏移，需要交换 I/Q 或者改符号，我们在第 5 章讲。

3.3 环路滤波器参数：从归一化带宽到定点系数

定时环和载波环的环路滤波器都采用 PI 结构，输出分别控制 NCO 频率字。参数设计的目标是让环路在噪声和捕获速度之间折中。对于 QPSK，载波环路的归一化带宽 B_L*T 通常取 0.001～0.01，定时环路取 0.005～0.02。带宽太窄则捕获慢，输入频偏大时锁不住；带宽太宽则锁定后相位抖动大，误码率抬升。

两级 PI 参数的经典计算如下：先根据阻尼系数 zeta 和归一化环路带宽 B_LT 算出自然角频率 omega_n。数字二阶环中 omega_nT 近似等于 B_L*T 的线性函数。工程经验是 zeta 取 0.707，比例系数 Kp = 2 * zeta * omega_n * T，积分系数 Ki = omega_n^2 * T^2。T 是环路更新周期。如果每符号更新一次，T 就是符号周期；如果每 P 个符号更新一次，T 就是 P 倍符号周期，需要把参数重新折算。

下面是一组实测可用的定点参数参考，数据位宽 16 bit，环路滤波器输出位宽 32 bit。

表里 Kp 和 Ki 是定点化后的整数，实际再乘 2 的负指数。定点化时先算浮点系数，再整体乘一个固定的缩放因子，然后做饱和截位。最容易出错的是 Ki 太小被截成 0，环路变成一阶环，始终有稳态相差。解决方法是把 Ki 的缩放因子设得比 Kp 大 64 或 128 倍。

4. 高速工程化：多相滤波器与流水线设计

4.1 多相结构：高速成型滤波的唯一正解

第 2 章提出内插 4 倍、并行度 P 意味着输出采样率是 FPGA 时钟的 P 倍。如果直接在采样率上写 FIR，综合器会试图在一个时钟周期内完成 P 次乘加，结果必然是时序失败。工程正解是多相滤波结构：把一个长度为 L 的 FIR 滤波器分解成 P 个子滤波器，每个子滤波器只处理每 P 个采样中的一个，子滤波器的工作时钟降到原采样率的 1/P。

举个例子，成型滤波器长度 32，内插 4，并行度 2，那么输出采样率是符号率的 8 倍，需要 8 个子滤波器，每个子滤波器长度为 4。每个符号周期，8 个子滤波器并行输出 8 个采样，但它们各自只需 1 次乘加运算。这 8 个子滤波器可以共用一组系数，只是系数抽取相位不同。多相分解的系数矩阵可以用 MATLAB 提前算好，导出成 COE 文件，FPGA 端例化一个系数 ROM。

下面给出多相系数生成的 MATLAB 参考脚本。

% gen_poly_coeff.m Rs = 256e6; Fs = 1.024e9; P = 4; % 符号率、采样率、并行度 alpha = 0.25; span = 8; % 滚降因子、符号跨度 h = rcosdesign(alpha, span, Fs/Rs, 'sqrt'); % 根升余弦滤波器 poly_len = floor(length(h)/P); h_poly = zeros(poly_len, P); for p = 0:P-1 h_poly(:,p+1) = h(p+1:P:end); % P 相抽取 end % 量化到 16 bit 有符号数 h_q = round(h_poly * 32768); fid = fopen('poly_coeff.coe','w'); fprintf(fid,'memory_initialization_radix=16;\n'); fprintf(fid,'memory_initialization_vector=\n'); for p = 1:P for n = 1:poly_len val = h_q(n,p); if val < 0, val = val + 65536; end % 转成 16 位补码 fprintf(fid,'%04X,\n', val); end end fclose(fid);

脚本里 h_poly 的每一列是一个子滤波器的系数。rcosdesign 生成的滤波器长度是 span*Fs/Rs+1，这里抽头数会远大于 poly_len，实际截取主瓣附近系数即可。多相分解的关键是相位对齐，第一个子滤波器必须取 h(1), h(1+P), h(1+2P)...，如果从 h(2) 开始取，整个输出采样序列会整体延迟一个相位，接收端定时误差检测会多出一个固定偏移。

4.2 数据通路位宽与截位策略

高速链路里位宽是成本和性能的平衡点。ADC 通常输出 12～14 bit，但经过混频、滤波和同步环路后，内部信号动态范围会扩大。QPSK 信号的峰均比不高，I/Q 各路的瞬时幅度在 ±2 以内，但多个符号叠加后滤波器输出的峰值会超过稳态幅度。经验做法是：ADC 位宽 W 为 12 bit 时，混频后保留 16 bit，FIR 输出保留 20 bit，进入同步环路前截位到 16 bit。截位不是简单丢掉低位，要做饱和保护，避免正负峰值溢出翻转。

下面是一张位宽预算表，适合符号率 500 Msps、并行度 2 的工程。

有人在每个模块输出都用直接截断，结果环路里出现直流偏置，导致星座图整体偏移，误码率抬升 1～2 dB。我的习惯是除了 NCO 相位累加器用回绕以外，其他信号通道全部用带饱和的舍入截位。舍入截位在 FPGA 里实现为加一个 LSB 的一半再截断，额外消耗一个加法器，但换来的线性度值得。

4.3 时序收敛：关键路径的乘法器与流水级分配

高速并行设计里，时序收敛的瓶颈通常出现在两条路径：一是增益误差检测器里的乘法链，二是并行 FIR 的加法树。前者容易出现在 Gardner 和 Costas 模块中，两个乘法器串行后接加法器，如果乘法器输出直接相加，进位链过长。解决思路是把乘法结果先打进寄存器，再做加法；加法树用平衡结构替代顺序累加。

综合工具对乘法的处理也很关键。在 Vivado 中，如果代码写的是形如a*b+c的表达式，工具可能把乘加打包成 DSP48E1 的 MACC 模式，这是最理想的。但如果写成sum <= sum + a*b，工具无法推断 MACC，会把乘法器放在普通逻辑里，资源翻倍且时序差。正确写法是用 DSP48E1 的原语或者让工具推断为a*b + c的形式。也可以给信号加上综合属性：

(* use_dsp = "yes" *) wire signed [33:0] mac_out;

加这个属性之后，综合器会优先把乘法映射到 DSP48E1。如果资源实在不够，可以考虑用两个周期完成一个乘法，但代价是环路延迟增加。环路延迟每增加一个周期，等效环路带宽会下降，捕获时间变长。所以时序和环路稳定性是一对矛盾：先保证时序收敛，再通过增加 PI 系数补偿延迟带来的稳定裕度下降。

另一个容易忽略的地方是全局时钟资源。并行度 P 很高时，数据扇出特别大，比如 4 路并行时一个控制信号要驱动几十个寄存器，直接用普通布线会导致 clock skew。我一般会在数据通路入口加一级输入寄存器，把扇出拆成两路，每路驱动一半并行路数。时序报告里如果出现高扇出网络，优先考虑复制寄存器，而不是往上调时序约束。

5. 高速QPSK FPGA代码常见避坑：现象、原因、解决

5.1 眼图睁开但误码率偏高：映射相位顺序错了

现象：用信号源灌入标准 QPSK 信号，解调端的星座图能看出四个簇，眼图也明显张开，但误码率始终在 10% 到 20% 之间下不来，而且错误比特不是随机分布，而是每 2 bit 一组一起错。

原因：调制端和解调端的映射方向不一致。发射端用的映射顺序是 00→01→10→11，接收端判决边界却是标准格雷码的 00→01→11→10。此时相邻象限之间的判决会把一个象限误判成对面的象限，一次错 2 bit。误码率约为 25% 时基本可以断定是映射方向反了。

解决：统一调制和解调端的格雷码映射表。把 2.2 节代码里的 case 顺序 00、01、11、10 同步到解调端的判决表，两边一致即可。调试时最直接的办法是把解调端四个象限的 I/Q 符号打印出来和调制端发送比特做比对，确认相位旋转方向。建议在模块里把映射表写成 parameter 数组，避免两侧代码不一致。

5.2 环路锁定后仍偶尔出现整段误码：相位模糊没处理

现象：解调环路锁定后，星座图稳定，误码率接近零。但运行一段时间后突然出现长达几十到几百个符号的持续误码，然后又自行恢复。误码位置没有规律，且 I/Q 两路同时反转。

原因：Costas 环存在四重相位模糊，锁定点可能是 45°、135°、225°、315° 中的任意一个。如果锁定在错误的象限，解调出的 I/Q 符号整体旋转了 90°、180° 或 270°，比特流才会整段错误。仿真中若不注入载波相位偏移，环路每次锁定在同一个相位，问题不会被发现。上板后锁相起始相位随机，就会随机出现这个问题。

解决：调制端加差分编码，解调端加差分解码，让信息承载在相位变化量上而不是绝对相位上。QPSK 差分编码有两种主流方式，简单的一种是对每 2 bit 组做 Gray 码转换后再与前一符号相位做异或。解调端把当前符号和前一符号的相位差还原成比特。这样无论环路锁定在哪个相位，相邻符号的相位差不受影响。代价是误码率大约恶化 1 倍，但在真实信道中这比偶发整段误码好得多。

5.3 高速率下时序不收敛：误差检测乘法链太长

现象：符号率 500 Msps，FPGA 内部时钟 250 MHz，综合和实现以后时序报告显示 WNS 为负，关键路径在 Gardner 误差检测模块里，延迟超标 1.2 ns。

原因：误差检测把相邻采样差和中间采样相乘，两个乘法器输出直接相加，形成乘法到加法再到寄存器的长组合路径。如果数据位宽 20 bit，乘法输出 40 bit，加法进位链很长。这是并行高速设计最常见的翻车点。

解决：在乘法器输出后插入两级寄存器，把乘法结果先打一拍再相加。代价是环路延迟增加两拍，需要用第 3 章的方法重新调整 Kp 和 Ki，把环路带宽稍微压低。如果仍然不过，用use_dsp = "yes"强制映射到 DSP48E1，DSP 内部的乘法器和加法器级联路径比通用逻辑短一个数量级。要牢记：任何反馈环路的组合逻辑都不该超过一个乘法器加一个加法器，这是高速同步环路设计的红线。

5.4 仿真通过上板失败：测试激励没过载波频偏

现象：ModelSim/Vivado 仿真中误码率为零，但上板后接收信号无法锁定，或者锁定后误码率大于 1%。反复检查 RTL 代码找不到问题。

原因：仿真激励用的是理想基带 IQ 信号，没有加载波频偏和相位偏移。QPSK 解调环路本身需要初始频偏落在捕获范围内，真实信号经过模拟前端一定存在几 kHz 到几十 kHz 的频偏以及 ADC 采样时钟偏差。仿真不覆盖这个场景，环路捕获行为从未被验证。

解决：用 MATLAB 生成带有固定频偏和噪声的 IQ 向量，量化后存入 ROM 或文本文件作为测试激励。频偏大小至少覆盖射频前端晶振精度，例如 20 ppm 对应 2.4 GHz 载波约有 48 kHz 频偏。解调端环路增益和 NCO 频率字上限必须能覆盖这个范围。没有 MATLAB 的话，可以在仿真环境里用 DDS 产生一个 NCO 输出和信号混频，等效注入频偏。仿真的最后一个用例一定是有频偏、有噪声、有相位模糊的全链路回归。

5.5 DSP48E资源被LUT替代：乘法器使用姿势不对

现象：工程实现后报告显示 DSP48E 的使用量只有个位数，LUT 资源消耗却异常高，时序很难收敛。明明数据通路里十几个乘法器，DSP 却没用上。

原因：代码里乘法器的写法没有遵循工具推断规则，比如乘数和被乘数位宽不对称，或乘法结果没有立即存入寄存器，综合器把乘法器用 LUT 加加法器实现了。部分代码里用了signed和unsigned混乘，也会阻断 DSP 推断。

解决：统一所有乘法操作数位宽，显式声明signed。并把乘法结果用(* use_dsp = "yes" *)标注。打开综合报告，查找每个乘法器映射到 DSP 还是 LUT。工程上比较稳妥的做法是把常用乘法操作封装成dsp_mult子模块，内部注明使用 DSP48E1 原语。注意不要让一个 DSP 输出直接连接另一个 DSP 的级联口之外的因素干扰推断，必要时查看映射结果再迭代。

6. 验证与进阶：用 MATLAB 和 Vivado 建立可回归的测试流程

6.1 用 MATLAB 生成带频偏的 IQ 激励向量

仿真过不了真实性的问题，最好的解决办法是让 MATLAB 生成和射频前端行为一致的激励。下面这段脚本生成一组 QPSK 信号，带固定频偏和噪声，量化后存入文本文件，供 Verilog testbench 读取。

% gen_stimulus.m Rs = 256e6; Fs = 1.024e9; N = 8192; alpha = 0.25; sps = Fs/Rs; bits = randi([0 1], N, 1); sym = (1 - 2*bits(1:2:end)) + 1j*(1 - 2*bits(2:2:end)); h = rcosdesign(alpha, 8, sps, 'sqrt'); sig = upfirdn(sym, h, sps); % 成型滤波 t = (0:length(sig)-1).'/Fs; freq_offset = 20e3; % 20 kHz 频偏，模拟射频残余 sig = sig .* exp(1j*2*pi*freq_offset*t); sig = awgn(sig, 25, 'measured'); % 25 dB SNR iq_q = fi(sig, 1, 16, 13); % 量化到 16 bit 有符号数 fid = fopen('stimulus_iq.txt','w'); for n = 1:length(iq_q) fprintf(fid, '%04X %04X\n', ... typecast(int16(iq_q.real(n)),'uint16'), ... typecast(int16(iq_q.imag(n)),'uint16')); end fclose(fid);

这段脚本里 upfirdn 完成成型滤波，awgn 加白噪声。fi 对象把复数信号量化到 16 bit，13 个小数位。testbench 里逐行读取 I/Q 十六进制数，再按有符号数转换后送入解调模块。有了这个激励，仿真结果和上板信号行为基本一致，环路能否锁定、锁定时间多长都能提前暴露。

6.2 把仿真结果导出成星座图和眼图

Vivado 仿真里最难判断的是环路处于什么状态。文本波形看一天也看不出问题，导出来画星座图和眼图才是最快的手段。在 testbench 里用$fopen和$fwrite把解调后的最佳采样点和复位信号写入文件，每行格式I Q valid。仿真结束后用 MATLAB 读取并绘图：

% plot_results.m data = load('demod_out.txt'); valid = data(:,3)==1; plot(data(valid,1), data(valid,2), '.'); axis square; grid on; xlabel('I'); ylabel('Q'); title('QPSK 星座图');

星座图里如果四个簇有分开的尾巴，说明残余频偏或定时抖动超标。眼图则更直接：把每个符号周期内的插值输出按采样点对齐画在一起。定时同步准确时，眼图中心张开最大，过零点汇聚在固定相位；如果过零点分散，先调定时环带宽，不要急着调载波环。

6.3 参数化与复用边界：这套代码能改造成什么

一个值得投入的 QPSK 工程，参数化程度决定了下一个项目要重写多少代码。我会把并行度 P、数据位宽 W、内插因子、环路期望带宽全部定义成 parameter 或 package 里的常量。改速率时只要保证映射顺序、定时插值相位和 NCO 位宽配合，就能在两周内转成 QPSK 的变体，比如 OQPSK 或差分 QPSK。改成更高阶的 QAM 则需要换掉判决器和误差检测器，核心环路结构仍然可以复用。

这套方案的边界也清楚：它不包含射频前端的自动增益控制和直流失调校正，也不处理大频偏下的扫频捕获。遇到多径信道还需要加均衡器，那是另一套工程。我的习惯是每次交付前把星座图、误码率、锁定时间和资源占用四项指标写进验收清单，和 RTL 代码一起归档。多花半小时做这件事，下次复用这个模块时能少走一整天的弯路。希望帮到你。

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