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简介：围绕MAX1968与MAX1969两颗珀尔帖TEC模块功率驱动器整理的中文参考资料，面向从事热电制冷、温度控制与电源设计的硬件工程师及电子爱好者。内容以引脚功能为主线，涵盖VDD、CTLI、REF、FREQ、ITEC、OS1/OS2、CS、SHDN及MAXIP/MAXIN/MAXV等端口的定义与用法，并给出TEC电流计算公式ITEC=(VCTLI-1.50)/(10×RSENSE)、基准旁路电容、开关频率选择、电流监测与正负电流限值设置等关键信息；同时说明通过调节CTLI电压改变流经珀尔帖的电流以实现温度控制，以及MAX1969中LX1与LX2相连、OS2接地的差异。压缩包仅含1个doc文件，约36KB，适合作为快速查阅的便携笔记，并提示电源去耦、电感与检流电阻选型及低功耗关断等应用注意事项。已有356人学习，可帮助读者在搭建TEC驱动电路时对照引脚说明理解控制原理、核对典型连接并规避常见设计疏漏。

1. 引脚表背后的真相：一颗 TEC 驱动器如何把双向电流控制「折叠」进 28 个脚

很多人第一次翻 MAX1968/MAX1969 的资料，看到的是两张引脚表，24 个引脚加一个裸露焊盘，每行写着“电源输入”“电流检测”“补偿”。看起来像一份普通的芯片手册，没什么可深挖的。但真正的反直觉之处在于：这颗芯片要在同一条电流回路上，既能灌出电流、又能拉回电流，而珀尔帖模块的制热制冷切换，本质上就是电流方向的翻转。更麻烦的是，每个物理引脚似乎只负责一个固定功能，“单向”的，可 TEC 需要的是“双向”的。

破解这个矛盾的关键，藏在 CTLI 这一个引脚上。它不接受“正电流值”，只接受一个相对于 1.50V 的偏移量，中心点意味着零电流，高于中心是正向，低于中心是反向。也就是说，芯片把“大小”和“方向”压缩进了同一个模拟电压里，再用两路同步整流器分别承接两个方向。搞懂这一层，你才会明白为什么 LX1 和 LX2 要成对出现、为什么 OS1/OS2 只是“感知点”而不是功率输出、为什么 MAX1969 要把许多脚短接在一起。这一篇就从引脚定义出发，顺着电流检测、电压限幅、开关频率三条链路，把这颗芯片的控制机制拆开看。

2. 双向电流环路：CTLI 的 1.50V 中点如何变成两个方向的驱动力

2.1 一个电压，两个方向：差分电流的线性映射

芯片给的第一条公式是全篇的骨架：

ITEC = (VOS1 - VCS) / RSENSE = (VCTLI - 1.50) / (10 x RSENSE)

左边是实际流过 TEC 的电流，右边是控制端电压换算出来的目标电流。中间用等号连起来，说明这是一条闭环：CTLI 上的电压决定目标，检测电阻上的压差反映实际，环路把两者拉平。值得注意的是分母上的那个10，它是 CTLI 到检测端之间的内部衰减系数。控制端电压偏移 1V，等效到检测电阻上的压差只有 100mV，这样外部用普通 DAC 或分压器就能给出细腻的分辨率，不用去碰毫伏级的信号。

方向的判断条件也直接写在资料里：当(VCTLI - VREF) > 0时，OS2 > VOS1 > VCS。这三个点的电压排序，就是电流流向的指纹。正向时电流从 OS2 侧流向 CS 侧，反向时排序倒过来。换句话说，芯片并不需要一根“方向控制线”，方向完全是电压差自然推导出来的结果。1.50V 这个中点电压来自 REF 引脚，所以 REF 的旁路电容不是可选项，它是整个控制基准的稳定锚点，按资料要求用 1μF 陶瓷电容就近旁路到 GND。

提示：CTLI 悬空或上电时序不对时，中点会漂移，表现为“零指令下 TEC 仍有微小电流”。调试时先量 CTLI 对 GND 是不是稳稳的 1.50V，再看别的。

2.2 电流检测点为什么是 CS 和 OS1，而不是输出脚

很多人会直觉地认为“测电流应该在输出端串电阻”，但这颗芯片把检测点选在了 CS 与 OS1 之间，而 OS1/OS2 明确被标注为 sense point，不是功率输出。这一设计的动机是开尔文检测：功率回路上有大电流和大 di/dt，如果检测点跟着功率走，走线电阻和电感压降会直接叠进测量值，精度就没法看。把 CS 和 OS1 单独拉出来做差分对，实际走线可以就近接到 RSENSE 两端，测的是电阻本身的压降，而不是“电阻加一段铜箔”的压降。

检测范围也有明确上限：最大 TEC 电流由150mV / RSENSE给出，并且是双极性的。这句话翻译过来就是，RSENSE 上的可用压差窗口是 ±150mV，选电阻时是在“精度”和“量程”之间做除法。想要 3A 满量程，RSENSE 就是 50mΩ，此时 1mV 的检测误差对应 20mA 的电流误差。这也是为什么资料强调 RSENSE 的选择要综合电流精度和动态性能，它不是随便填一个标准阻值就完事的元件。

2.3 ITEC 监测输出：把环路状态“抄送”给外部

闭环系统最怕的是黑匣子，你知道给了指令，但不知道环路内部在干什么。ITEC 引脚解决的就是这个可观测性问题：

VITEC = 1.50V + (VOS1 - VCS) x 8

它也以 1.50V 为基准，把检测电阻上的压差放大 8 倍后输出。注意这里的增益是 8，而控制通路上的衰减是 10，两者不等，说明 ITEC 是独立的监测通路，不是控制环路的简单镜像。实际用法上，它既可以送给 MCU 的 ADC 做电流闭环的外层校正，也可以直接进比较器做过流保护。因为输出以 1.50V 为中心，正负电流在电压上是对称展开的，ADC 读到的偏移量直接对应电流方向和大小，写解析代码时不用做符号判断的分支。

3. 双路同步整流的拓扑：LX1/LX2 与 PGND、PVDD 的成对设计

3.1 为什么引脚是成对且多脚并联的

引脚表里 LX1 占了 19、21、23 三个脚，LX2 占了 6、8、10 三个脚，PGND1 和 PGND2 各两个脚，PVDD1 和 PVDD2 各两个脚。这不是排版冗余，而是功率路径的必然结果。TEC 驱动是电感型开关变换器，LX 节点上流的是连续的大电流加高频开关纹波，单个引脚的回流能力和寄生电感都撑不住。多脚并联把电流分摊到多条键合线上，同时降低封装内的等效串联电感，这对抑制开关尖峰是实打实的收益。

资料的连接要求也很明确：所有 LX2 引脚连在一起，所有 PGND 引脚在功率地平面上连在一起，所有 PVDD 引脚在 VDD 电源层上连在一起。这里的措辞值得留意，接地点是“功率地平面”，电源点是“VDD 电源层”，意味着芯片期望你用一个完整平面来承接这些回流，而不是星形走线拉到某个点。原因是同步整流器的地回流和模拟地共用一个大平面时，只要布局上让大电流沿着远离敏感节点的路径流动，噪声就不会窜进 REF 和 CTLI 这些高阻节点。

3.2 MAX1968 与 MAX1969 的差异：两个 LX 短接意味着什么

两款芯片共用一套引脚定义，但 MAX1969 有两处明显的不同：LX1 与 LX2 要全部短接，OS2 要接到 GND，而且 MAXIN 要接 MAXIP。这几条改动拼在一起，指向的是一个单端输出结构。LX1 和 LX2 短接，等于两个同步整流半桥合并成一个输出节点；OS2 接地，等于差分的另一端被固定为参考零电位，检测变成单端对地测量；正负限流点短接，等于两个方向的限流阈值被绑成同一个值。

从设计取舍看，这是把“双向全桥”降级成“单向半桥”的典型手法。全桥能双向驱动，但需要两套半桥、两套驱动和更复杂的死区控制；半桥只能单向输出，但外围元件少一半、控制逻辑简单、成本低。如果你的应用只需要单向制冷、不需要反向制热，选短接版本会更省事。反过来，如果系统要求快速切换冷暖，就必须用保留全桥结构的型号。资料里没有给出两款芯片的功率等级差异，选型时只能依据这个拓扑差别来判断，不要凭感觉猜参数。

3.3 开关频率选择：500kHz 与 1MHz 的取舍

FREQ 引脚是个纯数字选择：高电平 1MHz，低电平 500kHz。频率一翻倍，电感量可以减半，输出纹波随之减小，动态响应更快，这是好处；代价是开关损耗上升，驱动器的发热增加，对布局和去耦的要求也更严。资料把这条写成一个“选择”，实际上是在逼设计者做一次明确的权衡：小体积、快响应还是低损耗、低温升。

电感的选择必须跟这个频率绑定。同样的输出电流下，500kHz 所需的电感量大约是 1MHz 的两倍，饱和电流和直流电阻的选型窗口也随之变化。常见的翻车场景是照搬别人 1MHz 方案的 2.2μH 电感，结果 FREQ 拉低跑 500kHz，纹波电流翻倍、电感进入饱和，表现为电流上不去、芯片发烫。我的习惯是先把频率定死再算电感，而不是电感买回来再试频率。

4. 限流与限压的四根引脚：MAXIP、MAXIN、MAXV、COMP 如何设定边界

4.1 150mV 这个数字贯穿了全部限流逻辑

正向限流和负向限流的默认值都由一句极简的话给出：把 MAXIP 接 REF，默认正限流为+150mV / RSENSE；把 MAXIN 接 REF，默认负限流为-150mV / RSENSE。同一个 150mV 又出现在最大 TEC 电流的定义里，这不是巧合，而是同一个检测窗口的两个用途：到达这个阈值时，环路本身已经工作在满量程边缘，限流引脚只是把“能不能越过”这件事显式地做成可配置项。

这个设计的聪明之处在于，限流不需要额外的检测电阻。所有阈值都换算到同一个 RSENSE 上的压差，通过给 MAXIP/MAXIN 一个不同的参考电压就能缩放。想要比默认值更小的限流，从 REF 分压出更低的电压接到对应引脚即可。这就避免了在高频大电流回路上再塞一个传感器，也避免了第二个检测点引入的寄生参数问题。

注意：MAXIP 和 MAXIN 分别控制两个方向，改造限流时别只改一边。只压正向不管负向，制冷正常但制热或反向恢复时会瞬间打满。

4.2 MAXV 与 4 倍关系：为什么限压是分压出来的

最大双极 TEC 电压由 MAXV 脚的电压决定，公式只有一句：最大 TEC 电压等于4 x VMAXV，VMAXV 由 REF 到 GND 的外部分压器设定。这里用外部电阻分压而不是内部固定档位，动机是让限压值随系统电压自由缩放，同时保持与 REF 同源，温度漂移和基准误差会被比例抵消一部分。

这条限制对 TEC 是保护性的。珀尔帖模块的电压和电流都有额定上限，超压会让半导体晶粒热应力加剧、寿命骤降。把电压上限做成硬约束，比在软件里靠 ADC 轮询去切断要可靠得多，因为环路带宽内的瞬态它也能拦住。调试时如果发现输出电压被“削顶”，先去量 MAXV 的分压比，而不是怀疑功率级带不动。

4.3 COMP 补偿：0.01μF 背后是一个控制环路的稳定性约定

资料对 COMP 的建议非常具体：多数设计从 COMP 到 GND 接一个 0.01μF 电容。这句话看起来像随口一提的推荐值，实际上是给电流控制环路定了一个默认补偿零点。TEC 是容性负载，加上电感和检测网络，环路相位裕度很容易不够，表现为电流阶跃时振铃、甚至持续振荡。一个固定电容把主极点压下来，让多数常规负载都能稳定工作。

真正的血泪经验是：这个 0.01μF 只在“多数设计”里成立。如果你用了远大于常规值的电感、或者 RSENSE 特别小导致环路增益变化，这个值就该重新评估。我一般会先用它跑通，再用负载阶跃看波形，振铃明显就往大调、响应太慢就往小调，而不是把它当成不可动的常数。

5. 调试现场：几个把人拖进坑里的典型现象与排查路径

5.1 零指令下仍有电流：REF 与 CTLI 的中点失守

现象：CTLI 给 1.50V，理论上 ITEC 应为零，实测 TEC 上有几十毫安电流，ITEC 输出也偏离 1.50V。

原因：REF 的旁路电容缺失或离得太远，基准在开关噪声下抖动，CTLI 的中点跟着飘。另一种情况是 CTLI 的分压源内阻太大，被芯片输入偏置电流拉偏。

解决：按资料要求给 REF 配 1μF 陶瓷电容并紧贴引脚，CTLI 用低阻源驱动，量测时用高阻探头直接点在引脚上，别在长走线末端测。

5.2 电流上不去还发烫：电感与开关频率不匹配

现象：指令加到满量程，实际电流卡在某个值，芯片和电感温度快速上升。

原因：FREQ 的电平与电感量不配套，或电感的饱和电流低于峰值电流。500kHz 下纹波电流更大，饱和后电感量骤降，电流被“限”住，多余能量全变成热。

解决：先确认 FREQ 实际电平，再按频率重算电感量和饱和电流，留出至少 30% 余量。同时检查 LX 到电感的走线是否够宽，细走线本身也会限流。

5.3 反向工作时异常：MAXIN 与 MAXIP 没有同步配置

现象：正向制冷正常，切到反向制热时电流立刻打满或直接保护。

原因：只配置了 MAXIP，MAXIN 保持在默认状态，或者两个引脚的分压网络不对称，导致两方向限流阈值差了一倍。

解决：两个引脚都按目标限流从 REF 分压配置，用对称的电阻网络，并在两个方向上分别做阶跃测试验证。

5.4 输出电压被削顶：MAXV 分压比算错

现象：大电流下电压到某个值就不再上升，ITEC 却还在变化。

原因：MAXV 的分压比按VMAXV x 4反推时算错，或分压电阻精度不够，实际限压低于设计目标。

解决：直接从引脚量 VMAXV，乘以 4 得到实际限压，与设计值对照。分压电阻用 1% 精度，靠近芯片放置。

5.5 SHDN 误触发：上电时序里的隐性下拉

现象：系统偶发不工作，量 SHDN 是低电平。

原因：SHDN 是低有效关断，上电瞬间如果驱动它的 IO 处于高阻态，引脚可能被外部干扰拉低。

解决：给 SHDN 加确定的上拉，确保上电期间处于工作态，由控制器明确拉低才进入关断。

6. 从引脚表到设计判断：这颗芯片真正教给人的是什么

回头看这份资料，它最值得琢磨的不是那 24 行引脚说明，而是每一种功能都只用最少的引脚完成，并且每个引脚都同时承担“设定”和“保护”两重身份。CTLI 一个脚就把大小和方向编码进去，省掉了方向控制线；150mV 这一个阈值同时定义了满量程、默认限流和检测窗口，省掉了额外传感器；MAXV 用外部分压接入 REF，省掉了内部基准的多个档位。这种设计风格在模拟芯片里很常见：把复杂度从引脚数转移到公式里，让外围用电阻电容去“编程”这颗芯片。

但代价也很清楚。参数之间高度耦合，改一个 RSENSE，满量程、默认限流、ITEC 的换算全部跟着变；改一个频率，电感、纹波、损耗、补偿全要重算。这就是为什么第 5 章那几条坑看起来都是“小问题”，却能把人拖很久：它们不是孤立故障，而是耦合关系里某一环没对上。

验证这类设计，我一般会按三个层次走：先断开 TEC，用假负载验证 CTLI 到 ITEC 的线性映射，确认中点、增益和方向都对；再接上电感与 TEC，看阶跃响应和纹波，此时重点盯 COMP 的波形和电感的温升；最后才做双向切换和限流触发测试，验证 MAXIP、MAXIN、MAXV 三个边界是否真的在设定值上动作。顺序不能反，因为前一层不对，后一层的现象会被误判成别的原因。

有一个细节值得单独留意：OS1 和 OS2 被反复强调是 sense point，不是功率输出。这意味着它们可以接很细的线、走很远到检测点，不必承载电流。很多布局把这两个脚当功率脚处理，走粗线、就近打过孔，反而把开关噪声耦合进来了。把它们当作纯信号看待，反而更接近设计者的本意。

从那以后我每次拿到这类“引脚表型”的资料，都会先把所有公式抄在一张纸上，找出共用同一常数的那几项，因为共用常数的地方往往就是设计者压缩复杂度的位置，也是我读手册时最该停下来想一会儿的地方。这份中文整理把引脚功能、公式和连接要求都对照着翻了出来，省掉了来回查原文的功夫，放在手边当设计时的对照表很合适。希望帮到你。

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