企业官网建设流程全解析

1. 先把这张图纸的定位想明白

1.1 核心板原理图到底解决了什么问题

STM32F103RCT6核心板原理图下载，这件事看起来只是拿一份PDF或者工程文件，实际拿到手之后你会发现，真正值钱的不是那几根连线，而是别人在画这几根线时做的取舍。核心板这种形态，本质上是把一颗MCU跑起来所需的最低限度外围电路压缩到一张名片大小的板子上，然后把剩余IO全部引出来。它介于“芯片裸片”和“完整开发板”之间，既没有板载仿真器，也很少堆外设，目标只有一个：让你用最低的成本、最短的时间，确认这颗芯片在你手里能跑。

我第一次接触这类核心板是在一个很小的项目里，当时需要快速验证一个串口协议，手上没有现成的板子，买整块开发板又嫌贵，于是找了一份RCT6核心板的原理图，照着打了一版。那一次踩的坑比我想象的多：BOOT0没下拉、NRST电容给大了、VDDA直接跟VDD短接、晶振负载电容随手填了22pF。板子回来之后能下载，但串口偶尔丢字节，查了两天才发现是晶振实际频偏太大。从那以后我看任何一份核心板原理图，第一件事不是看它引出了多少IO，而是看电源、复位、时钟这三块画得干不干净。

所以这篇内容适合谁？如果你是刚学STM32、想自己做一块最小系统板的学生或者转行者，这份图纸可以当作模板，但你必须知道哪些地方能照抄、哪些地方要改；如果你已经画过几版板子，更值得看的是图纸背后那些“为什么这么选”的判断依据。核心板不难，难的是把每一个看似不起眼的电阻电容放到它该在的位置上。

1.2 RCT6这颗料的资源账，决定了核心板怎么留接口

STM32F103RCT6是LQFP64封装，256KB Flash、48KB RAM，三个USART、两个SPI、两个I2C、一个USB、一个CAN、三个12位ADC、还有定时器和PWM。这个资源配置在F103系列里属于中上，64脚封装又让它比100脚、144脚的型号更适合做小核心板。但引脚多了，取舍就来了：64个引脚里，电源和地占掉一部分，晶振占掉几个，SWD占两个，BOOT占两个，真正能自由引出的IO大概四十多个。

一份靠谱的核心板原理图，会在排针布局上体现这种取舍。比如把PA0到PA15、PB0到PB15按顺序排在两侧，方便杜邦线连接；把USART1的PA9、PA10单独留在一个位置，因为这是最常用的下载和调试串口；把USB的DP、DM放在板边，方便插线；把NRST、SWDIO、SWCLK、GND、3.3V做成一个标准调试排针。这些细节不会写在标题里，但打开图纸一眼就能看出来。如果一份图纸把所有IO随机打散，或者把晶振引脚和ADC引脚混在一起，那它在实际使用中会让你非常难受。

我自己的习惯是，核心板至少要留出两组电源引脚：一组给数字电路，一组单独标注给模拟部分或者外部传感器。RCT6的VDDA和VDD在芯片内部并不是完全隔离的，但外部走线分开、各自加去耦，ADC的底噪会明显好一些。这一点在图纸上通常表现为VDDA前面串一个磁珠或者小电感，再加一个1uF到10uF的电容。如果你下载到的图纸里VDDA直接一根线连到3.3V，不是不能用，但你要知道这是简化版，做ADC采样时别指望精度。

1.3 免费下载的图纸，可信度要自己验

网上能搜到的核心板原理图，来源大致分几类：开源硬件平台上的完整工程、爱好者自己画完分享的PDF、开发板厂商公开的资料、还有从某个产品手册里截出来的局部图。免费下载不等于可以直接投产，图纸和实物之间隔着版本、封装、器件参数三道坎。我见过最典型的情况是，图纸标的是RCT6，封装画的却是RBT6的LQFP64，引脚定义完全一致，但Flash容量不同，照着打样不会出问题，可你买料的时候买错了型号，程序烧进去跑不起来，还以为是硬件故障。

验证一份图纸，我一般按这个顺序走：先看标题栏和版本号，确认图纸对应的是哪一版硬件；再核对芯片引脚编号和封装，拿原厂数据手册的引脚定义表逐一对，重点看电源引脚、晶振引脚、BOOT引脚有没有标错；然后看网络标号是否完整，有没有出现“悬空但没标NC”的引脚；最后看BOM或者器件标注，电阻电容有没有给具体值，晶振有没有标频率和负载电容。这四步走完，一张图纸能不能用基本就有数了。

还有一点容易被忽略：图纸上的网络标号命名习惯。好的图纸会用“VDD_3V3”“GND”“NRST”“BOOT0”这种一眼能看懂的名字，差的图纸会用“N1”“N2”“NET123”这种自动生成的编号。后者不是不能看，但你在排查故障时会非常痛苦，因为万用表量到某个焊盘，你根本不知道它应该连到哪里。如果你打算拿这份图纸改自己的板子，建议先把网络标号全部重命名一遍，这个时间花得值。

2. 整体骨架拆解：最小系统到底包含什么

2.1 电源、复位、时钟、启动、调试，五件事缺一不可

任何一颗MCU要跑起来，外围电路都可以归到五类：电源、复位、时钟、启动模式、调试接口。核心板原理图再简化，这五类也不能省。电源负责给芯片内部各个域供电，复位负责让芯片从确定的状态开始执行，时钟提供系统心跳，启动模式决定芯片上电后从哪里取指令，调试接口让你能把程序灌进去、把变量读出来。这五件事里任何一件出问题，表现都是“板子不工作”，但排查方向完全不同。

我习惯在看图纸时先把这五块用不同颜色的笔标出来，然后在脑子里过一遍电流路径。以RCT6为例，VDD有多个引脚，VDDA单独一个，VBAT一个，VSS和VSSA若干。3.3V进来之后，先经过总滤波电容，再分到每个VDD引脚旁边的100nF，VDDA通过磁珠或者电阻隔离后单独给滤波。NRST内部有上拉，外部通常再并一个10k上拉和100nF到地，有些设计还会加一个手动复位按键。时钟部分，高速晶振接OSC_IN和OSC_OUT，低速晶振接OSC32_IN和OSC32_OUT，如果不用RTC，低速晶振可以省略，但对应的引脚要处理好。BOOT0必须有一个确定的电平，BOOT1和普通IO复用，上电时不能悬空。SWD接口最少需要SWDIO、SWCLK、GND三根线，NRST和3.3V建议一起引出。

这五块在图纸上往往分散在不同区域，看的时候要交叉对照。比如复位电路和BOOT电路经常画在一起，因为它们都跟上电时序有关；晶振电路经常画在芯片左侧，因为引脚位置在那里；电源滤波则散布在芯片四周。一份图纸如果把这五块画得清清楚楚，说明画图的人有经验；如果电源引脚旁边空空荡荡，去耦电容全堆在板子一角，那这份图纸只能参考逻辑连接，不能参考布局。

2.2 电源树怎么搭：单3.3V还是5V转3.3V

核心板的供电方案常见两种：一种只留3.3V输入，外部直接给3.3V；另一种留5V输入，板上加一颗LDO转3.3V。这两种方案没有绝对优劣，取决于你用在哪里。如果你只是把核心板插在别的底板上，底板已经有一路稳定的3.3V，那核心板只留3.3V输入最简单，少一颗LDO少一个故障点。如果你希望核心板能直接用USB供电或者接5V电源适配器，那板上就得有LDO。

用LDO的时候，选型要看三个参数：压差、静态电流、散热。以常见的5V转3.3V、输出电流100mA到300mA的场景为例，线性LDO在5V输入、3.3V输出时，压差是1.7V，如果负载电流200mA，耗散功率就是0.34W。SOT-223封装的LDO热阻大概在60到100摄氏度每瓦，0.34W的耗散会让结温升高20到30度，常温下还能接受，但如果放在密闭外壳里或者夏天高温环境，就要留余量。压差方面，固定输出3.3V的LDO在输出电流较大时，输入电压不能太低，否则稳压不住。如果你用USB的5V供电，线缆压降加上接口接触电阻，实际到板子上可能只有4.6V到4.8V，这时候LDO的压差余量就不多了。

我的做法是，核心板上如果放LDO，优先选低压差、静态电流小的型号，输出电容按手册要求选，通常是10uF陶瓷电容加一个100nF。LDO输入端也要加电容，一般是10uF加100nF，防止上电瞬间电压跌落。还有一点，LDO的使能引脚如果不用，要接到输入或者地，不能悬空，否则上电状态不确定。图纸上如果LDO的EN脚悬空，你照着打样可能会遇到“有时候能上电、有时候不启动”的怪现象。

2.3 去耦电容不是越多越好，位置比数量重要

去耦电容这件事，新手容易走两个极端：要么一个不放，要么每个电源引脚放一堆。正确的做法是，每个VDD引脚旁边放一个100nF，尽量靠近引脚，地端就近打过孔到地平面；整板再放一两个10uF或者4.7uF的储能电容，放在电源入口附近。VDDA单独处理，用磁珠或者小电阻从3.3V隔离，后面跟一个1uF加一个100nF，磁珠后面的电容要靠近VDDA引脚。

为什么是100nF？这个值不是随便定的。100nF陶瓷电容的自谐振频率大概在几十兆赫兹，正好覆盖MCU开关噪声的主要频段。电容值太大，自谐振频率降低，高频去耦效果反而变差；电容值太小，储能不够。多个100nF并联可以降低等效电感，但前提是每个电容都有自己的过孔到地，如果几个电容共用一条细走线再打一个过孔，效果会大打折扣。

图纸上看到去耦电容，要注意它的连接方式。如果图纸上画的是每个VDD引脚独立接一个电容到地，这是对的；如果画的是所有VDD引脚先连在一起，再统一接一个电容，这就是简化画法，实际布局时要拆开。有些核心板为了省空间，把去耦电容画在芯片背面，这在实际PCB上是可行的，但图纸上要标清楚位置，否则你打样的时候容易漏放。我见过一份图纸，原理图上明明有八个100nF，PCB上只放了四个，原因是画图的人把电容全堆在BOM同一行，贴片厂按行号贴，漏了也不报警。这种事只能靠打样后自己核对。

3. 关键电路逐个抠：参数、选型和踩坑记录

3.1 复位电路：10k加100nF到底够不够

NRST引脚内部有上拉电阻，典型值在30k到50k之间，所以外部不加上拉也能工作。但核心板通常会再加一个10k上拉到3.3V，和一个100nF电容到地，构成一个简单的RC复位。这个组合的时间常数是10k乘以100nF，等于1毫秒，对于F103来说足够让内部复位电路完成动作。有些设计还会并一个手动复位按键，按键按下时把NRST拉到地，松开后RC充电，产生一个复位脉冲。

这里有两个坑。第一个坑是电容太大。有人为了“复位更可靠”，把100nF换成1uF，时间常数变成10毫秒，上电复位确实更稳，但如果你用SWD下载器，下载器通过NRST引脚给复位信号时，这个大电容会让复位沿变缓，下载器可能识别不到，表现为“连接不上目标”。我遇到过一块板子，NRST上挂了1uF，用ST-Link怎么都连不上，把电容换成100nF立刻就好了。第二个坑是复位按键没有串电阻。按键直接短路电容到地，按下瞬间电容放电电流很大，虽然不会烧芯片，但按键触点容易氧化，时间长了接触不良。严谨一点的做法是在按键回路里串一个100欧姆左右的电阻，或者在电容两端反并一个二极管，让放电更快。

还有一点，NRST引脚不要直接接其他需要复位的芯片，除非你确认对方的复位输入是高阻。如果NRST被外部芯片拉低，MCU就一直在复位状态，表现是程序不跑、下载器也连不上。图纸上如果NRST网络连到了别的器件，要看清楚那个器件在上电时是什么状态。

3.2 晶振电路：负载电容的计算和实测偏差

高速晶振通常是8MHz，接在OSC_IN和OSC_OUT之间，两端各一个负载电容到地，有些设计还会在晶振两端并一个1M欧姆的反馈电阻。F103的内部振荡器电路已经包含了反馈电阻，外部再加1M不是必须的，但在一些晶振起振困难的场景下，加一个1M确实有帮助。低速晶振通常是32.768kHz，用于RTC，接法类似，但负载电容更小，一般是6pF到12pF。

负载电容怎么算？公式是：C = 2 × (CL - Cs) - Ci。其中CL是晶振规格书里的负载电容，Cs是PCB走线的寄生电容，通常估3pF到5pF，Ci是芯片引脚的输入电容，F103大概在5pF左右。举个例子，一个8MHz晶振标称CL等于12pF，走线寄生电容按3pF算，引脚电容按5pF算，那么C = 2 × (12 - 3) - 5 = 13pF，实际选12pF或者15pF都可以。如果晶振标称CL是20pF，算出来C = 2 × (20 - 3) - 5 = 29pF，选27pF或者30pF。很多人随手填22pF，对于CL等于20pF的晶振勉强能用，但对于CL等于12pF的晶振就偏大，会导致实际振荡频率偏低，串口波特率出现误差。

我怎么判断晶振有没有起振？最直接的办法是用示波器探头（最好是低电容探头）碰OSC_OUT，看有没有正弦波。但探头电容会影响振荡，有时候一碰就停。更稳妥的办法是写一段程序，把系统时钟切到外部晶振，然后用MCO引脚输出时钟，或者用定时器计数对比内部RC时钟，看频率偏差。如果程序跑起来串口乱码，先别怀疑程序，量一下晶振频率。我吃过一次亏，一块板子串口偶尔丢包，查了半天以为是中断优先级问题，最后发现晶振负载电容用了22pF，而晶振规格书要求12pF，实际频率偏了大概千分之三，高波特率下累积误差就明显了。

3.3 BOOT0和BOOT1：启动模式的一票否决权

BOOT0决定芯片上电后从哪里启动。BOOT0为低，从主Flash启动，正常运行程序；BOOT0为高，从系统存储器启动，也就是进入原厂内置的引导程序，通常用于串口下载；BOOT0为高、BOOT1为低，从内置SRAM启动，一般用于调试。核心板上，BOOT0必须有一个确定的下拉电阻，通常是10k到地，保证默认从Flash启动。BOOT1和普通IO复用，上电时不能有外部电路把它拉高，否则可能误进SRAM启动模式。

图纸上经常看到BOOT0通过一个电阻下拉，同时留了一个跳线帽或者排针，短接后拉到3.3V。这个设计很实用，下载程序时把跳线帽短上，复位进入下载模式，下载完拔掉再复位。但要注意，跳线帽拔掉后BOOT0不能悬空，下拉电阻必须一直在。有些图纸画了跳线但没画下拉，跳线帽一拔，BOOT0电平不确定，芯片可能随机进入下载模式，表现就是“程序有时候跑有时候不跑”。

BOOT1的处理更容易出错。BOOT1是PB2引脚，上电时如果外部电路把它拉高，而BOOT0也是高，就会进入SRAM启动。SRAM启动模式下程序不持久，掉电就没了，表现是“下载成功但不运行”。所以PB2如果引到排针上，最好串一个电阻，或者在图纸上标注“上电时保持低电平”。我见过一块核心板，PB2直接引到排针，用户外接了一个上拉的电平转换芯片，结果每次上电都进SRAM启动，查了一整天才发现是BOOT1被拉高。

3.4 SWD调试口：最少几根线，怎么接才稳

SWD接口最少需要三根线：SWDIO、SWCLK、GND。实际使用中建议把3.3V和NRST也引出来，一共五根。3.3V让下载器能检测目标板是否上电，NRST让下载器能强制复位芯片。标准的SWD排针排列是：1脚3.3V、2脚SWDIO、3脚GND、4脚SWCLK、5脚GND、6脚NRST，或者类似的变体。图纸上如果只引了SWDIO和SWCLK，没有GND，那这个接口基本没法用，因为信号没有回流路径。

SWDIO和SWCLK的走线要尽量短，避免和晶振、电源开关节点并行。如果核心板面积小，SWD排针离芯片很近，一般不会有问题。但如果排针在板边、芯片在板中间，走线超过几厘米，建议在SWDIO上加一个100欧姆左右的串联电阻，抑制振铃。NRST线上不要挂大电容，前面说过，会影响下载器识别。

还有一个细节：SWDIO内部有上拉，SWCLK内部有下拉，正常情况不用外部电阻。但如果你的板子上SWDIO或SWCLK被其他电路复用，比如接到了LED或者按键，那下载时可能被拉死。图纸上看到SWDIO网络连了别的东西，要特别小心，最好用跳线或者0欧姆电阻隔开。

3.5 USB、VDDA、VBAT这些边角料怎么处理

RCT6带USB从设备接口，DP和DM分别是PA12和PA11。USB协议要求DP上有一个1.5k上拉电阻到3.3V，用来告诉主机这是一个全速设备。F103内部集成了这个上拉，可以通过寄存器控制，所以外部不需要再加。但有些核心板图纸会在DP上画一个1.5k电阻，这是兼容老设计的做法，如果你用内部上拉，外部电阻就要去掉或者改成不贴。DP和DM线上建议各串一个22欧姆电阻，靠近芯片放置，用于阻抗匹配和抑制反射。

VDDA是模拟电源，必须接。即使你不用ADC，VDDA也不能悬空。通常的做法是从3.3V经过一个磁珠或者10欧姆电阻隔离，然后接一个1uF和一个100nF到地。VSSA单独接地，最好和数字地单点连接。图纸上如果VDDA直接和VDD短接，能用，但ADC精度会受数字噪声影响。

VBAT是备份电池输入，用于RTC和备份寄存器。如果不用RTC，VBAT可以直接接3.3V，或者通过一个100nF电容到地。不要悬空，悬空可能导致备份域工作异常。有些核心板为了省事，VBAT和VDD直接连一起，这在小板子上没问题，但如果你以后想加纽扣电池，就要把这条线割开。

4. 照着图纸落地：从原理图到实物的实操流程

4.1 建库和网络命名，别在这一步偷懒

拿到一份原理图之后，如果你只是照着打样，可以直接用；但如果你想改或者想学，建议自己在EDA工具里重新建一遍库。建库的时候，芯片符号的引脚编号必须和实际封装一致，引脚名称可以简化，但电源和地一定要标清楚。我习惯把每个引脚的功能写在符号上，比如“PA9/USART1_TX”，这样画连线的时候不用频繁查手册。

网络命名要有规律。电源网络用电压值命名，比如“3V3”“GND”“VDDA”；控制信号用功能命名，比如“NRST”“BOOT0”“SWDIO”；晶振网络用“OSC_IN”“OSC_OUT”；USB用“USB_DP”“USB_DM”。不要用自动生成的“N$123”，否则后面查线路会疯。命名的时候还要注意，同一个网络在不同图纸页上出现时，标号必须完全一致，大小写也要一致，有些EDA工具对大小写敏感。

画完原理图之后，做一次网络连通性检查。重点看电源和地有没有遗漏的引脚，有没有输出直接连输出、电源直接连地的错误。我一般会把芯片所有电源引脚列一个表，逐个打勾确认。这个习惯救过我一次：一块板子画完，VDD的第三个引脚忘了连，原理图检查没报错，因为那个引脚在符号里是隐藏的电源引脚，打样回来芯片不工作，查了很久才发现。

4.2 封装核对：引脚序号和焊盘编号最容易错

原理图符号对了，不代表封装对了。LQFP64封装的引脚编号是逆时针从1到64，1脚在左上角，有个圆点标记。不同厂家的封装库，焊盘编号可能从0开始，也可能顺序反了。打样之前，一定要把封装和实物或者数据手册的封装图对照一遍。最保险的办法是打印一张1比1的封装图，把芯片放上去比划一下。

除了芯片封装，电阻电容的封装也要核对。0402和0603的焊盘尺寸不同，图纸上标0402，BOM里写0603，贴片厂会按BOM来，结果焊盘太小贴不上。晶振的封装更要小心，同样是8MHz，有的封装是5032，有的是3225，引脚定义也不一样。USB接口、排针、按键的封装也经常出错，尤其是排针，2.54mm和2.0mm间距混用，打回来插不进洞洞板。

4.3 打样前的电源短路检查

原理图画完、PCB画完，打样之前一定要做一次电源对地短路检查。方法很简单：用万用表二极管档，红表笔接地，黑表笔接3.3V，看有没有蜂鸣。如果有，说明电源和地之间有低阻通路，可能是某个电容焊反、某个芯片电源引脚画错、或者PCB上有毛刺。这个检查在焊接前做一次，焊接后再做一次，能避免上电烧芯片。

还有一个检查是看电源网络的载流能力。核心板电流不大，正常跑起来大概几十毫安，但如果外接模块，可能到几百毫安。3.3V走线宽度要够，一般1盎司铜厚、1mm线宽大概能走1A，但留余量的话，电源主线建议用0.5mm以上。过孔也要注意，一个0.3mm内径的过孔载流大概0.5A，电源路径上多打几个过孔有好处。

4.4 首板上电顺序和测试点

板子回来之后，不要急着插USB或者接电源。先用万用表量一遍3.3V对地电阻，确认没有短路。然后给3.3V输入端加一个限流电源，限流设到100mA，电压从0慢慢往上调，看电流有没有异常。正常空板电流应该在几毫安以内，如果一上电就冲到限流值，说明有短路，立刻断电。

电压到3.3V之后，量几个关键点：VDD引脚是不是3.3V，VDDA是不是3.3V，NRST是不是高电平，BOOT0是不是低电平，晶振引脚有没有电压（OSC_IN和OSC_OUT大概在1.6V左右，这是内部偏置）。这些点都正常，再接下载器。下载器能识别到芯片ID，说明最小系统基本活了。然后烧一个点灯程序，确认IO能输出。最后测串口、USB这些外设。

我习惯在核心板上留几个测试点：3.3V、GND、NRST、SWDIO、SWCLK、一个空闲IO。测试点用1.0mm的焊盘或者小圆点，方便示波器探头勾。这个习惯在调试时非常省事，不用每次都在排针上找针脚。

5. 常见问题排查实录

5.1 下载失败、晶振不起振、复位异常，先查这三样

下载失败是最常见的问题。排查顺序是：先确认BOOT0是不是低电平，再确认NRST是不是高电平，然后确认SWDIO和SWCLK有没有接反，最后确认下载器设置的目标芯片型号对不对。如果下载器能读到ID但烧录失败，可能是Flash被写保护了，用下载器的解除保护功能试一下。如果完全读不到ID，用示波器看SWCLK有没有波形，没有波形说明下载器没工作或者线断了。

晶振不起振，先看负载电容对不对，再看晶振有没有焊反（有些封装有方向），然后看OSC_IN和OSC_OUT有没有对地短路。如果都没问题，试着在晶振两端并一个1M电阻，或者把负载电容减小到10pF试试。还有一种情况是晶振本身坏了，换一个同规格的试试。

复位异常的表现是程序偶尔跑飞、下载器偶尔连不上。先量NRST电压，正常应该是3.3V，如果只有1点几伏，说明有漏电或者上拉电阻太大。检查NRST网络上有没有接其他芯片、有没有大电容、有没有被PCB上的毛刺短路。

5.2 一张速查表，贴在工位上

这张表不是万能的，但能覆盖八成以上的首板问题。我的经验是，遇到问题先别改代码，先量电压、量波形、量通断。硬件问题用软件排查，方向就错了。

6. 图纸之外的扩展思路

6.1 核心板怎么变成能用的开发板

核心板引出的排针，既可以插洞洞板，也可以插到底板上。如果你想让核心板更好用，可以做一块底板，把USB转串口、按键、LED、OLED接口、传感器接口都放上去，核心板通过排针插拔。这样核心板可以复用，不同项目换底板就行。底板上要注意，3.3V和5V要分开走，核心板的3.3V输出能力有限，不要用它给大电流外设供电。

还有一种做法是把核心板做成邮票孔模块，直接焊到底板上。邮票孔的成本比排针低，接触更可靠，但不可插拔。如果你做小批量产品，邮票孔更合适；如果是学习和验证，排针更灵活。

6.2 图纸的复用和迭代

一份好的核心板原理图，可以当作模板反复用。下次换型号，比如从RCT6换成同系列的VET6或者ZET6，引脚定义有变化，但电源、复位、时钟、BOOT、SWD这几块的思路是一样的。改的时候重点看新芯片的电源引脚数量、VDDA位置、BOOT引脚定义、晶振引脚有没有变。F103系列内部差异不大，但跨到F4或者G0系列，电源架构和时钟树就完全不同了，不能直接套。

我自己会把每次打样的原理图存档，标注版本号和修改记录。比如“V1.1 增加VDDA磁珠”“V1.2 复位电容从1uF改100nF”。这些记录在下次改板时非常有用，能避免重复踩坑。原理图不是画完就完了，它是硬件的历史档案，写得清楚，后面省事。