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简介：这份资源是2024年全国大学生电子设计竞赛C题「无线传输信号模拟系统」的完整开发工程包，面向电子信息、通信工程、自动化等专业的高校学生、指导教师及科研从业者，可用于赛题复现、课程设计、毕业设计或项目立项演示。压缩包共约2000个文件，整体84.08MB，以1096个C源文件和832个头文件为核心，构成嵌入式信号采集、调制解调与无线收发的主体逻辑，另含42个txt说明、17个md文档、4个Python脚本及少量cpp、json、sh文件，分别承担设计说明、构建配置与辅助测试等职责。资源内附设计文档与说明材料，代码经过测试可正常运行，目录结构完整，便于读者理解无线信号模拟的整体架构与模块划分。目前已有270人学习下载，适合希望借鉴赛题实现思路、在此基础上二次开发或直接用于课设毕设的读者参考使用。

1. 2024年电赛C题无线传输信号模拟系统：从赛题到可复现工程

2024年电赛C题要求搭建一套无线传输信号模拟系统，核心是在发射端产生可控的模拟信号，经无线信道传输后，在接收端完成信号还原与参数测量。很多队伍卡在“信号发出去但收不对”“频偏一调就崩”“模拟信道和真实信道对不上”这几个点上。这份“最新开发”资料包的价值不在于给你一个能跑的成品，而在于它把赛题拆成了可验证的模块：信号源、调制、信道模拟、解调、测量显示。适合正在备赛电赛控制类或信号类题目的同学，也适合想用STM32+FPGA+DAC/ADC搭一套完整信号链的工程师。下面按“先立原理、再动手、最后避坑”的顺序，把这条链路讲透。

2. 无线传输信号模拟系统的链路拆解与器件选型

2.1 从赛题指标反推系统框图

电赛C题这类题目，评分点通常落在几个硬指标上：输出频率范围、频率步进、幅度范围、调制方式、信道模拟类型（加噪、衰减、频偏）、接收端测量精度。不要一上来就画大框图，先把指标列成表，再决定用几颗芯片。

选型逻辑：如果赛题允许数字域做信道模拟，优先用FPGA把基带信号做出来，再送DAC；如果要求射频域真实传输，那就DDS产生载波、混频器加频偏、程控衰减器做路径损耗。前者可控性强、复现容易，后者更接近真实无线环境但调试周期长。我一般会先做数字域版本保底，再补射频域。

2.2 发射链路：DDS与FPGA的分工

DDS负责产生高纯度正弦载波，FPGA负责调制和时序。以AD9959为例，四通道可以同时输出I/Q两路，方便做正交调制。关键参数是系统时钟和频率字：

# AD9959 频率字计算 # f_out = (FTW * f_sysclk) / 2^32 f_sysclk = 500e6 # 500MHz系统时钟 f_out = 10.7e6 # 目标输出10.7MHz FTW = int(f_out * (2**32) / f_sysclk) print(hex(FTW)) # 写入寄存器

逻辑说明：FTW是32位频率调谐字，f_sysclk越高，频率分辨率越好。参数说明：如果系统时钟只有400MHz，10.7MHz的FTW会变化，必须重算。注意DDS输出后要加低通滤波器，否则镜像频率会干扰接收端测量。

FPGA侧用Verilog或HLS生成调制包络。AM调制就是载波乘以(1+m*cos(2πf_m t))，FM是载波频率随调制信号线性变化。如果赛题要求ASK/FSK，直接在FPGA内做数字键控，再送DAC。

2.3 信道模拟：加噪、频偏、衰减的三种做法

信道模拟是C题区分度最高的部分。常见做法有三种：

1. 数字域加噪：在FPGA内用LFSR生成伪随机序列，叠加到基带信号上，噪声功率可调。优点是重复性好，缺点是高频段噪声特性不真实。
2. 射频域频偏：用混频器加本振，本振频率与载波差就是频偏。本振用另一片DDS或PLL，频偏步进由本振分辨率决定。
3. 程控衰减：PE4302这类衰减器，0~31.5dB步进0.5dB，用来模拟路径损耗。注意衰减器要放在末级功放前，否则动态范围不够。

# 用STM32控制PE4302的SPI时序（伪代码） # 拉低LE，发送6位衰减码，拉高LE锁存 GPIO_ResetBits(GPIOA, GPIO_Pin_4); // LE=0 SPI_SendByte(atten_code); // 6位码 GPIO_SetBits(GPIOA, GPIO_Pin_4); // LE=1

参数说明：atten_code从0到63对应0到31.5dB，步进0.5dB。注意SPI时钟不要超过PE4302的10MHz上限。

2.4 接收链路：ADC采样与参数测量

接收端用ADC采样，FPGA做数字下变频和FFT。频率测量用FFT峰值搜索，幅度测量用RMS计算，调制识别用包络方差或瞬时频率方差。ADC选型看采样率和位数：如果信号最高30MHz，按带通采样定理，采样率至少60MHz，实际用100MHz以上。位数至少12位，否则小信号幅度测不准。

import numpy as np # 假设ADC采样数据已存入数组 fs = 100e6 N = 4096 t = np.arange(N) / fs # 加汉宁窗抑制频谱泄漏 window = np.hanning(N) spectrum = np.fft.fft(data * window) freq = np.fft.fftfreq(N, 1/fs) peak_idx = np.argmax(np.abs(spectrum[:N//2])) f_measured = freq[peak_idx] print(f"测得频率: {f_measured/1e6:.3f} MHz")

逻辑说明：汉宁窗减少频谱泄漏，峰值搜索取前半轴。参数说明：N越大频率分辨率越高，但实时性下降。4096点在100MHz采样下分辨率约24.4kHz，如果赛题要求1kHz分辨率，需要N=100000或做插值。

3. 用STM32+FPGA跑通最小无线传输链路

3.1 硬件连接与上电顺序

最小系统需要：STM32F4主控、FPGA（如EP4CE6）、DAC（AD9767）、ADC（AD9280）、DDS（AD9959）、衰减器（PE4302）。连接关系：STM32负责人机交互和参数配置，FPGA负责高速信号处理，DDS产生载波，DAC输出调制信号，ADC回采，衰减器在发射末级。

上电顺序很重要：先给FPGA和STM32供电，再给DDS和ADC/DAC供电，最后开功放。否则DDS上电瞬间的杂散可能被功放放大，烧毁衰减器。我见过一次因为先开功放，PE4302直接打穿。

3.2 发射端配置：从DDS初始化到调制输出

// STM32配置AD9959的SPI写寄存器（简化） void AD9959_WriteReg(uint8_t reg, uint32_t data) { CS_LOW(); SPI_WriteByte(reg); SPI_WriteByte((data >> 24) & 0xFF); SPI_WriteByte((data >> 16) & 0xFF); SPI_WriteByte((data >> 8) & 0xFF); SPI_WriteByte(data & 0xFF); CS_HIGH(); } // 设置通道0频率为10.7MHz AD9959_WriteReg(0x04, FTW); // 频率调谐字寄存器 // 使能通道0 AD9959_WriteReg(0x00, 0x10);

逻辑说明：AD9959寄存器地址0x04是通道0频率字，0x00是通道使能。参数说明：FTW按2.2节计算。注意SPI速率不要超过AD9959的25MHz，且每次写寄存器后要延时1us再操作。

FPGA侧生成调制信号：如果做AM，用DDS输出的正弦波乘以调制深度；如果做FM，改变频率字。调制信号频率由STM32通过SPI写入FPGA的寄存器。

3.3 信道模拟参数设置：噪声功率与频偏步进

噪声功率用FPGA内LFSR的幅度控制。假设噪声为均匀分布，功率与幅度平方成正比。要得到-20dB信噪比，先测信号功率，再算噪声幅度。

// LFSR生成伪随机噪声，8位输出 reg [7:0] lfsr; always @(posedge clk) begin lfsr <= {lfsr[6:0], lfsr[7]^lfsr[5]^lfsr[4]^lfsr[3]}; end // 噪声幅度控制 wire [7:0] noise = lfsr * noise_gain; // noise_gain由STM32配置

参数说明：noise_gain从0到255，对应噪声幅度。频偏用另一片DDS做本振，频偏步进等于本振频率分辨率。如果本振用AD9959，步进可以做到0.1Hz级别，完全够用。

3.4 接收端测量：FFT频率估计与幅度校准

接收端ADC采样后送FPGA做FFT。频率估计用峰值搜索，幅度估计用RMS。注意ADC前端的抗混叠滤波器截止频率要低于采样率一半，否则高频信号混叠进来，频率测错。

# 幅度校准：用已知幅度信号做参考 known_amp = 0.5 # 500mVpp measured_rms = np.sqrt(np.mean(data**2)) calib_factor = known_amp / measured_rms # 后续测量值乘以calib_factor

逻辑说明：校准因子消除ADC增益误差和前端衰减。参数说明：校准信号幅度要覆盖测量范围，至少取三个点做线性拟合。如果赛题要求幅度测量误差小于5%，校准是必须的。

4. 避坑与常见问题排查

4.1 现象：DDS输出频率对，但幅度随频率升高而下降

原因：DDS内部有反sinc滤波器，输出频率接近奈奎斯特频率时幅度自然滚降。另外输出端的低通滤波器截止频率设得太低，高频被滤掉。

解决：在DDS后加幅度均衡，或者选截止频率更高的滤波器。如果赛题要求平坦度，用程控增益放大器做闭环校准。

4.2 现象：接收端FFT峰值搜索总是偏一个固定值

原因：ADC采样时钟和DDS参考时钟不同源，存在频率偏差。或者FFT点数不是整数周期，频谱泄漏导致峰值偏移。

解决：让ADC和DDS共用同一个参考时钟。如果做不到，用插值算法修正峰值位置。汉宁窗可以减小泄漏，但不能消除频偏。

4.3 现象：信道加噪后，小信号完全淹没，大信号失真

原因：噪声是加在数字域，但DAC位数有限，小信号时量化噪声占主导；大信号时DAC输出饱和。

解决：小信号时降低噪声增益，或者用程控衰减器在模拟域加噪。大信号时检查DAC满量程，必要时加衰减。

4.4 现象：PE4302衰减器切换时输出跳变

原因：衰减器切换瞬间，控制信号和射频信号不同步，导致瞬态。另外SPI时序不对，锁存信号毛刺。

解决：在衰减器前后加隔离，切换时先关功放。SPI的LE信号加RC滤波，消除毛刺。

4.5 现象：系统跑一段时间后频率漂移

原因：DDS或PLL的参考晶振温漂。或者FPGA内部时钟资源被其他逻辑占用，导致时序抖动。

解决：换温补晶振。FPGA内给DDS配置逻辑单独划时钟域，避免被其他模块干扰。

5. 进阶技巧：用扫频法验证整条链路

5.1 扫频测量与频响曲线

要验证系统是否平坦，最直接的方法是扫频。STM32控制DDS从低频到高频步进，每步记录接收端幅度，画频响曲线。

import matplotlib.pyplot as plt freqs = np.arange(1e6, 30e6, 0.5e6) amps = [] for f in freqs: set_dds_freq(f) time.sleep(0.01) # 等待稳定 amps.append(measure_amplitude()) plt.plot(freqs/1e6, 20*np.log10(amps)) plt.xlabel('Frequency (MHz)') plt.ylabel('Amplitude (dB)') plt.grid() plt.show()

逻辑说明：扫频步进要小于系统带宽的十分之一，否则漏掉谐振点。参数说明：等待时间取决于DDS和滤波器的建立时间，一般10ms够用。如果曲线有周期性波动，检查阻抗匹配。

5.2 用已知信号做端到端校准

找一个信号发生器输出已知频率和幅度的信号，接入接收端，记录测量值，做线性拟合。校准后的系统测量误差可以降到1%以内。

注意修正系数随幅度变化，说明系统有非线性，需要分段校准。

5.3 我踩过的坑与习惯

我习惯在每次上电后先跑一遍自检：DDS输出单音，ADC回采，FFT看峰值。如果峰值不对，先查时钟，再查电源，最后查焊接。血泪经验是：不要相信“应该没问题”，一定要用示波器和频谱仪看实际波形。有一次调了三天，最后发现是ADC的参考电压引脚虚焊。希望帮到你。

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