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1. 特权架构全景：M/S/U 到底在分什么

1.1 为什么 RISC-V 需要多个特权级

RISC-V 从设计第一天就不是为裸机跑一个 while 循环准备的。它要能跑 Linux，能跑 RTOS，能干跑裸机应用。不同场景对硬件资源的使用权限天然不同——应用不该能随意关中断、不该能改页表、不该能读任意物理地址。这就是特权架构存在的意义：处理器用一组硬件规则，把程序按权限分层，高特权代码能访问低特权看不到的东西，低特权代码想做越权操作会被硬件直接拦下。

RISC-V 定义了三类基础特权级：M（Machine，机器模式）、S（Supervisor，监管者模式）、U（User，用户模式）。M 最高，U 最低，S 夹在中间。为了方便和 x86/ARM 对照：x86 的 Ring 0/1/2/3、ARM 的 EL0/EL1/EL2/EL3，本质上都在做同一件事，只是名字、层级数量、特权语义各有差异。RISC-V 的巧妙之处在于，它没要求你必须实现全部门类——规范允许只实现 M，或者 M+U，或者 M+S+U。这意味着一个几十行的玩具核可以只做 M 模式，一个跑 Linux 的应用处理器再上 S 模式，门槛一下低了很多。

三个模式的任务分工很典型：

• M 模式：上电复位后的默认入口。负责引导、固件、ROM 里最开始的启动代码，能访问所有 CSR、全部物理内存和外设。
• S 模式：给操作系统内核用。能改页表（satp）、处理中断、管理虚拟内存，但访问机器级 CSR 会触发异常。
• U 模式：跑普通应用。指令集子集受限，任何高特权操作都会陷入更高特权级，由 M 或 S 代劳。

1.2 模式之间怎么切换

模式切换不是一条普通分支指令能做到的，RISC-V 设计了两个关键机制：

第一是异常与中断陷阱（trap）。不管哪一级出了权限问题，硬件自动把 PC 切到异常入口，同时记录“我本来在哪个模式”。M 模式异常由 mtvec 决定入口，S 模式异常由 stvec 决定入口。无论哪种入口，当前模式都会降级或保持在高权限侧，低特权代码永远没有机会直接把自己“提升”到高特权——只能通过一条经过授权的机制（例如系统调用 ecall）主动陷进去，让上层固件或内核决定怎么办。

第二是返回指令。mret 从 M 模式异常返回，sret 从 S 模式异常返回。返回的目标模式由 mstatus 的 MPP 字段或 sstatus 的 SPP 字段指定。也就是说，异常来的时候硬件把这个值记下来，返回的时候照着它跳回去。整个过程是一对一对应的闭环。

这套机制跟嵌入式里常见的“开关中断 + 函数比如 IRQ_Handler”完全不同。x86 上中断处理靠 IDT 描述符表，每个中断有独立入口；RISC-V 则是异常统一进入 mtvec/stvec 指向的一小段代码（也可以配置为向量模式），在一段汇编代码里判断异常原因并分发。一个入口搞定所有，启动时少了很多表格配置。

1.3 时钟、中断、计数器在三个层级里怎么摆放

中断和异常不仅关乎模式，还直接和 CSR 相关。RISC-V 的中断控制器被称为 PLIC（外部中断控制器），它收集外部设备中断后统一上报给核。而核内部，每个模式都有自己独立的中断使能（mie/sie）和中断待处理（mip/sip）。两个关键点：

• M 模式的中断优先级通常最高，S 模式次之，U 模式没有独立中断机制。
• 所有中断先汇集到 M 模式；M 模式可以选择把这些中断直接“委托”给 S 模式处理（通过 mideleg），这样 S 模式的内核就可以像传统内核一样接管所有设备中断。

这样的设计，既保证了一个只跑 bootloader 的 ML 模式核可以极简处理中断，也保证了 Linux 系统在 S 模式可以高效响应外设，不必每次中断都切回 M 模式再返回，省掉大量上下文切换开销。RISC-V 把所有“特权决策”尽量往架构底层放，又把“具体策略”留给软件，这是它的核心哲学。

2. CSR 的设计哲学：12 位地址里的密码

2.1 CSR 地址怎么编码的

RISC-V 给 CSR 分配了 12 位地址空间，意味着最多 4096 个寄存器。这 4096 个地址的分配不是随机的，高位藏着权限信息。

规范约定，CSR 地址的 bit[11:10] 表示“最低特权可达级”。00 是 U 模式能访问，01 是 S 模式能访问，11 就只能是 M 模式访问。所以你看 mstatus 的地址是 0x300，二进制 11 0000 0000，一看就知道只有 M 模式能用；sstatus 的地址是 0x100，二进制 01 0000 0000，S 模式和 M 模式都能碰；用户级的 fcsr 是 0x003，二进制 00 0000 0011，U 模式就能读。

这样编码带来的好处是硬件好实现。想做一个“权限检查”的电路，只需要取 CSR 地址的高两位，和当前特权级比较一次，就能立刻决定是否放行。如果是非法访问，直接生成非法指令异常（或者特权指令异常），不需要逐个寄存器查表。对 CPU 实现者来说，这是免费到手的设计红利。

地址的其余位又做了功能分类。比如 0x3xx 是 M 模式核心中断异常寄存器，0x1xx 是 S 模式对应寄存器，0x0xx 是 U 模式浮点寄存器。真正去查手册时，你会发现规律性极强。mstatus 在 0x300，misa 在 0x301，medeleg 在 0x302，mideleg 在 0x303，mie 0x304，mtvec 0x305…… 这个排布不是排着玩的，看到地址高位基本就能判断该用哪个特权级访问，排查 CSR 访问异常时很实用。

2.2 CSR 指令：读改写一条指令搞定

RISC-V 为 CSR 操作专门设计了 6 条指令：csrrw、csrrs、csrrc 以及各自的立即数版本 csrrwi、csrrsi、csrrci。它们的共同特点是把“操作 CSR + 把旧值写回通用寄存器”合并成一条指令。

为什么这么设计？因为状态寄存器的典型用法是：先读旧值，改其中几位，写回去。如果分开读写指令，还需要中间变量暂存，还可能出现读和写之间被中断打断、别人改了同一 CSR 的竞态问题。而 csrrs（读-置位）和 csrrc（读-清位）天然支持“对某个 CSR 的某些位做原子读-改-写”。单条指令在执行阶段完成读旧值、逻辑操作、写回，中间不会有其他指令插进来，比软件里读-改-写三条指令安全得多。

常用的几种场景：

• 开中断：csrsi mstatus, 0x8，直接设置 MIE 位。
• 关中断并保存旧状态：csrrw t0, mstatus, zero，一条指令搞定“读旧 mstatus 到 t0 + mstatus 写 0”。
• 读异常原因：csrr t1, mcause，等价于csrrs t1, mcause, x0，只读不写。
• 写异常返回地址：csrw mepc, t0，等价于csrrw x0, mepc, t0。

所有 CSR 指令都要求特权级匹配，不匹配直接 trap。这里有个很多新手容易忽略的点：CSR 指令本身不会引发数据存储异常，它们引发的异常类型是“非法指令异常”（illegal instruction），由 ecause 编码区分。你在调试器里看到 Illegal Instruction，第一反应先去查是不是 CSR 权限不够，而不是程序真的执行了一条非法 opcode。

2.3 从 CPU 设计者视角看 CSR 访问

“risc-v cpu设计”群里经常有人问：CSR 指令在流水线里怎么实现？我的经验是：CSR 访问天然是顺序化、控制流的操作，不能像普通整数指令那样随意乱序。

原因在于：第一，CSR 里存的是处理器状态，改了立即影响后续取指、中断使能、地址翻译，乱序执行必须回滚很多状态；第二，多数 CSR 在同一个时钟周期内需要把旧值送给通用寄存器，同时把新值写入 CSR 寄存器堆，这构成了一个写后读依赖链，但不复杂；第三，异常和中断会硬件修改 mepc、mcause、mstatus，这些修改发生在异常确认的同拍，流水线里通常要 flush 掉后面所有未提交指令。

最省事的实现方式是把 CSR 指令放在执行阶段，和普通 ALU 指令共用一条通路，但 CSR 寄存器堆单独分开。控制信号译码出 csr_addr、csr_wen、csr_op_type，然后在一个周期内完成读取旧值、计算新值、写回 CSR。对于不实现乱序的标量核，这完全够用。如果做高性能核，可以考虑把 CSR 访问作为同步障碍，或者在处理器前端预译码时标记为“控制类指令”，提前冲刷流水。总之，别把这个东西想成只是多一个寄存器堆，它实际牵动的是整条控制链路。

3. 常用 CSR 速查：一张表看清家底

3.1 机器模式核心寄存器（0x3xx / 0xFxx）

机器模式是 RISC-V 的根，所有关键控制都在这里。绝大多数开发者实际只会碰到十几个，但它们的位域设计都在规范里有明确定义。我把最常用的整理成了一张表：

这些寄存器里最有含金量的是 mstatus。它的位域布局直接决定了后续模式切换的很多行为：

• MIE（bit3）：M 模式全局中断使能。置 1 才允许 M 模式响应中断。
• MPIE（bit7）：异常发生前 MIE 的值，mret 时把它恢复回 MIE。
• MPP（bits[12:11]）：异常发生前的特权级，mret 时把特权级恢复为它。00=U，01=S，11=M。
• MPRV（bit17）：内存访问特权降低位。置 1 时，M 模式下执行普通内存访问时，按 MPP 指定的特权级解释访存权限。这项机制常用于模拟低特权模式的内存访问行为。

mstatus 的作用就像一个小型状态机：中断来了硬件自动把当前模式存进 MPP、把当前中断使能存进 MPIE、然后关闭中断（MIE 清 0）、更新 mcause/mepc/mtval，最后跳到入口。返回时 mret 反过来恢复。这套“自动保存现场”的机械动作，是大忙人做中断处理的基础。

3.2 监管者模式核心寄存器（0x1xx）

S 模式就是给操作系统准备的。我们常说的“内核态”在 RISC-V 里就是 S 模式。S 模式不能直接访问 M 模式的寄存器，但规范特意定义了一组“视图”寄存器：sstatus 是 mstatus 在 S 模式下的视图，sie/sip 是 mie/mip 的子集，sepc/scause/stval 则是 S 模式自己的异常现场。

sstatus 的一个关键特点是：S 模式读 sstatus 时，某些 mstatus 的位会被屏蔽掉；S 模式试图写某些 M 模式专有字段时，写入会被忽略而不是引发异常。也就是说它是个“权限过滤视图”。这一设计非常值得学：架构师为了降低软件适配成本，宁可让多余的写操作静默丢弃，也不让它们变成异常。因为 S 模式内核可能从 M 模式固件继承了一个新版本 mstatus 布局，在旧版 S 模式软件里写这些位不会致命，静默丢弃比异常更安全。

satp 是 S 模式必须重点理解的寄存器。它由 MODE、ASID、PPN 三部分组成：MODE 决定地址翻译模式，比如 Bare（无翻译）、Sv39、Sv48；ASID 是地址空间标识符，用来区分不同进程；PPN 是页表根页的物理页号。写一个奇怪的 satp 值大概率引发页表翻译异常，这类问题排查起来非常费时间，调试时注意 V 位有没有打开。

3.3 用户模式相关 CSR

U 模式能访问的 CSR 非常有限，主要集中在浮点和计数器：

• fflags（0x001）：浮点异常标志。
• frm（0x002）：浮点舍入模式。
• fcsr（0x003）：浮点控制状态寄存器，等于 fflags 和 frm 的组合视图。
• cycle / instret / time（0xC00 / 0xC02 / 0xC01）：用户计数器视图，能不能读由 mcounteren 和 scounteren 控制。

对大多数嵌入式项目，U 模式的 CSR 关注度不高。但如果你想跑 Linux 应用态程序，U 模式读时间戳做性能分析是很常见的需求，这时候记得检查 mcounteren 和 scounteren 是否开放。两个控制位配合才能让 U 模式读 cycle，漏配任何一个都会 trap。

4. 实操：特权切换与中断入口的一次走读

4.1 从 M 模式切到 S 模式

假设你的核实现了 M+S 模式，bootloader 想跳进 S 模式的内核，最可靠的路径是：用异常返回指令 mret 完成一次“伪返回”。

第一步，设置 mepc 为 S 模式代码入口地址。第二步，设置 mstatus 的 MPP 为 01（S 模式）。第三步，执行 mret。硬件会读取 mepc 作为下一跳 PC，把当前特权级改为 MPP 指定的值，并恢复中断使能。

用汇编写出来大概长这样：

# 假设 s_mode_entry 已经是一个 S 模式的 C 函数地址 la t0, s_mode_entry csrw mepc, t0 # 异常返回后目标 PC li t0, (1 << 11) # MPP = S (01) csrs mstatus, t0 # 置位 mstatus.MPP mret # 跳转并切换特权级

很多新手第一次做这个操作会卡在 MPP 上。MPP 是两个 bit，S 模式的编码是 01，如果错误地写成了 00，mret 后就直接掉进 U 模式，然后第一条指令可能就因权限不足非法访问而 trap。看到现象是“跳进去就死”，但 mret 本身没有报错——原因是特权级错了。

第二步是设置 S 模式的中断入口。S 模式的内核启动后，需要写 stvec 指向自己的 trap 处理函数：

la t0, s_trap_entry csrw stvec, t0 csrsi sstatus, (1 << 1) # 置 SPIE，允许 sret 后恢复中断

这里还有个细节：S 模式想要响应中断，还得在 sie 里使能对应中断位，并让 S 模式的全局中断使能位 SIE（sstatus 的 bit1）为 1。初始从 M 模式切换过来时，SIE 默认是 0，所以往往需要先主动置 1。很多移植 Linux 的朋友一开始中断不起来，就是因为只写了 stvec，忘了开 SIE 和 sie 的相关位。

4.2 S 模式异常入口的标准流程

接上面，S 模式的中断入口做这么几件事：关中断、保存现场、读异常原因、调用 C 处理函数、恢复现场、sret。一个简化的入口可以是：

s_trap_entry: csrrw sp, sscratch, sp # 用 sscratch 暂存原 sp，并把 sp 切到内核栈 # 这里 sp 已指向 per-CPU 的异常栈 addi sp, sp, -256 # 分配保存空间 sd ra, 0(sp) sd t0, 8(sp) sd t1, 16(sp) # ... 按需保存通用寄存器 csrr t0, sepc sd t0, 200(sp) # 保存 sepc csrr t1, scause sd t1, 208(sp) # 保存 scause mv a0, sp call c_trap_handler # 交给 C 处理 # 恢复现场（省略） csrrw sp, sscratch, sp sret

关键点在于 csrrw sp, sscratch, sp 这一步。多数异常入口面临同一个问题：当前 sp 可能是 U 模式用户栈，不能直接把内核保存的数据压进去，否则数据会被用户程序改掉。所以要用 sscratch 暂存用户栈指针，再切换到内核栈，处理完再恢复。这个手法在多个 RTOS 和 Linux 里都能看到，非常典型。没有可用的内核栈之前，最土的备用方案是把寄存器直接存到一段固定内存里，但多核场景下很容易互相踩踏。

注意 sret 返回后的行为：sstatus 的 SPIE 值会恢复给 SIE，SPP 决定返回 U 还是 S。如果你的异常是从 U 模式发起的 ecall，异常入口代码里不处理 SPP，sret 就会把 CPU 丢回 U 模式，这是期望行为。但如果你在中断里调用了会修改 sstatus 的代码（比如某个驱动库），那 sret 前最好检查一下 sstatus 的 SPP 和 SPIE 是否被意外改写。

4.3 中断委托的正确姿势

默认情况下，所有中断都到 M 模式处理。但如果你的系统主要跑 Linux，让每个时钟中断都先掉进 M 模式的固件再转发回 S 模式，性能开销很大。标准做法是在 M 模式固件启动阶段配置中断委托：

// 把 supervisor software interrupt, supervisor timer interrupt, supervisor external interrupt // 分别委托给 S 层 csr_write(mideleg, (1 << 1) | (1 << 5) | (1 << 9)); // 同期把同步异常对应委托给 S 层 csr_write(medeleg, (1 << 8) | (1 << 9) | ...); // ecall from U-mode, ecall from S-mode ...

委托之后，S 模式的 sie 里对应位就能直接使能并接收这些中断。而 M 模式固件只需要在早期跑一下，把委托配好，后续中断就不再经过 M 模式。这一步的坑在于：如果你把某个中断源委托给了 S，但 S 模式没配置 stvec、也没开 sie，那么中断来临时会因为没人接而直接丢失。反过来，如果 S 模式开了中断但 M 模式 medeleg 没配置，中断会一直在 M 模式转圈。两边的一致性必须一起检查。

很多使用 RISC-V 的 RTOS，可能只跑在 M 模式，完全可以不配置委托，直接在 mtvec 里写自己的处理函数。这个模式最简单有效。只有当你真的需要跑带 MMU 的 Linux 或 seL4 时，才需要考虑完整的 S 模式中断委托链路。

5. 常见问题与排查技巧实录

5.1 频繁踩中的坑速查表

我自己做 RISC-V 核移植和调板的时候，CSR 相关的坑可以排成一张长表。下面这些是出现频率最高的：

5.2 一个真实的 CSR 访问异常排查案例

有一次我调一个自研核，跑一个 mini Linux，启动后一到用户态执行就报 Illegal Instruction，但在 S 模式内核态里运行正常。当时的直觉是“U 模式指令集不全”，但反汇编后指令明明是最普通的 addi。最后定位到问题出在一段用户态的浮点库代码上：它第一行就尝试读 fcsr。而我的核初始时 mstatus 的 FS（浮点状态）字段是 0，按规范要求 U 模式访问浮点 CSR 和浮点指令都会被禁止，于是产生非法指令异常。

修复方案很简单：在 S 模式切换到 U 模式之前，把 mstatus 的 FS 字段设为“初始/干净”状态（通常设为 01 或 11）。这类问题最坑的地方在于：它根本不是代码 bug，而是硬件/软件之间的状态契约没对齐。甚至有经验的工程师也会绕很久，因为非法指令异常藏在用户态运行时里，报错位置和根因隔了十万八千里。

这类排查的通用思路是：凡出现非法指令异常，先看 mcause 编码，再比对 mtval 里记录的指令编码。RISC-V 硬件会把触发异常的指令编码放进 mtval，软件调试器只要读出这条编码，反汇编一下，立刻知道是哪条指令、哪个 CSR 权限申请失败，比大海捞针看函数栈省太多时间。

5.3 仿真与真实芯片的差异

很多人在 QEMU、Verilator 平台上跑通代码，一上真实芯片就挂。一个常见原因是仿真器对规则比较宽容。比如 QEMU 对某些 CSR 字段的写入容忍度比真实硬件高，哪怕你写了一个规范允许但该实现不支持的位，仿真器可能直接忽略，但真实芯片会触发异常。反过来，真实芯片可能在读未实现 CSR 时返回 0，不会报错，于是软件误以为功能正常，实际是静默失效。

我的建议：第一，从第一天就按规范写代码，不要靠仿真器试错；第二，在启动代码里做一次“CSR 探针”，读 mvendorid、marchid、misa，确认当前硬件平台的实际能力；第三，不要盲目信任 mstatus 的可写位，写之前先读一次再回写，验证位域是否真的被硬件接受。这样做能避开绝大多数仿真与真实芯片的差异问题。

6. 同一缩写，两个世界：RISC-V CSR 与数据结构 CSR

写到这里必须停下来澄清一个容易混淆的事。搜索“CSR 速查”的人，可能有一部分本来是想查图算法里的 CSR 压缩存储——Compressed Sparse Row，那是稀疏矩阵/稀疏图的一种存储格式。但本专栏的 CSR 是 RISC-V 架构里的 Control and Status Register，完全两码事。

之所以要提这个，是因为我见过不止一个读者把两者混在一起聊。图算法里的 CSR 和你 CPU 里的 CSR 只是缩写撞车，前者关心“邻接表 和 csr压缩存储 内存空间消耗是同一个量级吗”这类空间复杂度问题，后者关心的是“中断使能位怎么写、哪个特权级能访问”。这两个问题互相之间没有任何技术关联。

如果单纯说空间复杂度，数据结构的“CSR 压缩存储”和邻接表在存稀疏图时通常处于同一个量级——都是 O(V+E) 级别的空间，但 CSR 因为连续数组布局，往往更紧凑、缓存更友好，邻接表则用链表节点，每个边多存一个 next 指针，空间开销略大。这些和 RISC-V 特权架构八竿子打不着。所以看到本专栏标题里有 CSR，请按 RISC-V 语境理解，不要被搜索引擎带偏。

如果你看这篇文章是因为在做“risc-v cpu设计”，那本文第二部分讲的 CSR 地址编码、第三部分的速查表、第四部分的中断入口流程，都是你做硬件或 SDK 时必须落地的内容。如果能顺着这些表把自己的 CSR 模块在 Verilog 里实现一遍，再去读规范原文，你会发现 RISC-V 这套东西意外地容易内化——每个寄存器都是为了解决一个非常具体的控制流问题而存在，没有一个是摆设。

我个人在实际操作中的体会是，CSR 这东西最怕“以为懂了，但没亲自写一遍”。刚接触 RISC-V 时，我对着 mstatus 的手册看了三遍，自认为已经清楚了。等真正在流水线上实现中断入口时，才发现 MPP 和 MPIE 的联动、mret 的恢复顺序、以及异常入口处栈指针切换，这些细节里任何一个没处理到位，整个系统都会以极其隐晦的方式崩溃。建议新手先画一张状态图，把“运行中 -> 异常发生 -> 入口保存 -> 处理 -> mret 恢复”每个时刻 mstatus 关键位的值都标出来，对照着代码走一遍，比干啃手册有效得多。