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简介：面向电子信息类学生与数字电路初学者，这份十进制加减法器课程设计文档对应一项完整的数字电路综合训练，围绕一位十进制数的加、减运算，讲解如何用74LS283、74LS86、74LS08及门电路搭出运算与译码显示通路，并给出设计指标、方框图、元器件介绍与Multisim8仿真验证过程。压缩包内仅含1个doc文件，约689KB，以文字与电路图、真值表、引脚说明等排版内容为主，阅读门槛低，适合作为课程设计报告参考。目前已有3873人学习。文档把减法补码实现、加法进位修正与8421BCD码转换、七段译码显示等关键环节拆开说明，还附带电路测试用例与调试记录，可帮助读者理清原理图与仿真结果的对应关系，也可用于实验前的方案预习或答辩前的思路梳理。

1. 十进制加减法器：加法器不懂减法，这恰恰是它能同时完成加减运算的原因

一套“十进制加减法器”听起来像要造一台会算十进制的小机器，翻到电路核心却是 74LS283——4 位二进制超前进位加法器，它对十进制一无所知，也不会区分 9+7 得到的是十六还是十。让数码管正确显示 16 的，是后面那片根本不做运算、只负责加 6 的加法器；让它能减法的，是一排异或门加一根接高电平的进位线，减法器本身根本不存在。

这个反直觉的结论值得先记住：在这套设计里，“运算”和“正确显示”是两件事。加法器只管二进制相加，剩下的边界——BCD 非法码、进位、借位、七段笔画——全靠外围电路补。搞懂这些补丁怎么打、为什么这么打，比照着原理图连一遍线有价值得多。后面按“先看裂缝、再看运算伪装、最后看显示与排查”的顺序拆。

2. 8421BCD 的裂缝：4 位二进制装得下 16 个数，十进制只用掉 10 个

2.1 从显示倒推电路：为什么“和”必须再过一次加法

先摆一个容易被跳过的事实：4 根线能表示 0~15 共 16 个状态，而一位十进制只需要 0~9 这 10 个。多出来的 1010~1111 六个码在 8421BCD 里是非法码，译码器接到它们要么全灭，要么输出无意义笔画。也就是说，加法器算得再对，只要结果落进这六个码，显示端一定出问题。

两个一位十进制数相加，范围是 0~18，需要 5 位才装得下。低 4 位送给个位数码管，第 5 位就是十位。问题在于：低 4 位是按二进制自然进位的，逢 16 才向第 5 位进位，而十进制要求逢 10 进位。中间差的那 6 个状态，就是这道裂缝的来源。

补救办法不是“重新设计一个十进制加法器”，而是在结果落进非法区间时人为跳过这 6 个码。跳过 6 个码的数学表达就是加 6。所以那第二片 74LS283 做的事情非常朴素：判断当前和是否大于 9，是就把和再加一个 0110。

常见的实现思路是把这件事拆成两个独立问题：第一，什么时候需要加 6（判定逻辑）；第二，加 6 这个动作由谁执行（再一片 4 位加法器）。判定逻辑必须用组合电路完成，因为它要跟着输入实时变化；执行动作直接复用加法器最省事。分开看，整块电路的可理解性会好很多。

这里还有个容易被忽略的细节：加 6 之后可能又产生一次进位。比如 9+9=18，低 4 位是 0010，加 6 得 1000，同时向第 5 位进位，最终低 4 位是 8、第 5 位是 1，显示 18，正好。所以“加 6”不是修正个位数字，它同时承担了把十位进位“补齐”的责任。个位和十位是在同一次加法里一起算出来的，不是两个独立通道。

2.2 加 6 的判定条件怎么化简成 Y = CO + S3S2 + S3S1

把判定条件写成布尔表达式，思路是从真值表出发。设第一级加法器的 5 位输出为 CO S3 S2 S1 S0，需要校正（Y=1）的情况是算术和落在 10~18。逐项列出来会得到 9 个最小项，直接实现要 9 个与项，门电路数量受不了，所以必须化简。

看 10~15 这 6 个码：1010、1011、1100、1101、1110、1111。它们的共同特征是 S3 恒为 1，且 S2 与 S1 至少有一个为 1。写成式子就是 S3S2 + S3S1——S3 提出来，后半截是“S2 或 S1”。S0 完全不参与，因为 10~15 这 6 个数在最低位上既有 0 也有 1，属于典型的无关项，化简时直接扔掉。

再看 16~18：这三个码的 CO 恒为 1，低 4 位是 0000、0001、0010，S3 一定是 0。关键就在这——CO=1 的输入组合天然落在 S3=0 的区域里，和前面那项 S3S2 + S3S1 完全不重叠。所以不需要卡诺图上费劲合并，直接把 CO 作为一个独立或项加进去即可：Y = CO + S3S2 + S3S1。

这个“天然不重叠”不是巧合，是二进制进位的性质决定的：一旦向第 5 位进位，低 4 位必然被减掉 16，剩下的值域只有 0~2，高位数自然是 0。理解这一点，就不会在化简时纠结“CO 要不要和最小项合并”。

# 穷举 0..9 的一位 8421BCD 加法，验证判定表达式与加 6 校正是否自洽 def bcd_add_one(a: int, b: int): s = a + b # 第一级 4 位加法器的算术和，范围 0..18 co = (s >> 4) & 1 # 进位输出 C4，对应 Y 表达式里的 CO 项 s3 = (s >> 3) & 1 # 和的最高位 s2 = (s >> 2) & 1 s1 = (s >> 1) & 1 y = co | (s3 & s2) | (s3 & s1) # 校正使能：Y = CO + S3S2 + S3S1 corrected = s + 6 * y # 第二级加法器：B3=B4=Y，B1=B2=0，即加 0110 low = corrected & 0x0F # 个位，送个位译码器 high = (corrected >> 4) & 1 # 十位，最大只可能是 1，直接送十位译码器 return low, high, y # 逐对验证：个位应与 (a+b)%10 一致，十位应与 (a+b)//10 一致 for a in range(10): for b in range(10): low, high, y = bcd_add_one(a, b) assert (low, high) == ((a + b) % 10, (a + b) // 10), (a, b, low, high) print("0..9 x 0..9 全部 100 组通过")

这段代码里，co、s3、s2、s1就是把第一级加法器的输出线逐位取出来，y对应判定电路输出的那根使能线，6 * y对应第二片 74LS283 上 B4、B3 接 Y、B2、B1 接地的接法——加 0110 和加 6 是一回事，只是写成二进制更贴近硬件。low和high分别是校正后低 4 位与第 5 位，验证它们等于十进制除法和取余的结果，就等价于验证了整条“运算 + 校正”链路。跑通 100 组，说明表达式和接法没有漏项；如果某组失败，大概率是 Y 少了 CO 那一项，现象恰好是 16、17、18 显示错。

判定电路在实物上用与非门实现更顺手。把 Y 写成两次取反的形式：Y = ¬(¬CO · ¬(S3S2) · ¬(S3S1))，一个三输入与非门加两个二输入与非门就能搭出来。选择与非门而非与门、或门，纯粹是芯片库存的现实考虑——一片 74LS00 里有四个二输入与非门，比凑齐与门和或门便宜，布线也更紧凑。这是典型的“逻辑等价但实现代价不同”的取舍，课程设计里经常被忽略，实际画板时却直接影响成功率。

2.3 十位不由额外逻辑计算：进位链的交接点与两片 283 的分工

校正之后，个位和十位分别来自哪里？个位取第二片 283 的 S3~S0，这个没有争议。十位则有一个很省事的做法：直接把第二片 283 的 C4 接到十位译码器的输入最低位，其余输入接地。

为什么能这么省？因为两个一位十进制数相加最大是 18，十位只可能是 0 或 1，一个二进制位刚好够。而第二片 283 的 C4 恰好就是“校正后是否还向更高位进位”的直接指示：和小于 10 时不校正，第二级加 0，C4=0；和大于等于 10 时校正并加 6，第二级产生进位，C4=1。一根线同时承担了“是否超过 9”和“十位是几”两个语义。

这里有个必须注意的边界：第一级 283 自己的 C4 不能直接拿去当十位。第一级 C4=1 表示和 ≥16，此时校正还要发生一次，第二级还会再进位，两个进位信号在时间上不是同一个东西。正确的接法是取第二级 C4，也就是整条链路的最终进位。如果两处都接，会出现“十位偶尔闪 2”的怪现象——两个进位在极短时间内先后到达译码器，译码器把它们当成了不同的输入。

从时序角度看，这条链路是纯组合的：输入开关变化 → 第一级 283 出和（内部超前进位，大约几级门延迟）→ 判定门电路出 Y → 第二级 283 出校正结果 → 译码器出七段码。整条路径的延迟在几十纳秒量级，远小于人眼分辨能力，所以静态显示看不出问题。但也正因为是纯组合，输入在切换瞬间的中间态会被完整放大到显示端，这就是后面排查章节里“结果闪一下错值”的根源。

3. 减法即加法：异或门负责取反，进位输入就是那个“+1”

3.1 补码恒等式：A−B 为什么要写成 A + B反 + 1 − 2ⁿ

减法电路的第一句话通常是“计算机里减法用补码做”，但补码为什么能这么用，值得从恒等式推一遍。n 位二进制里，B 的反码 B反 满足 B + B反 = 2ⁿ − 1，移项得 B反 = 2ⁿ − 1 − B。补码定义是 B补 = 2ⁿ − B，两者差 1，即 B补 = B反 + 1。

于是 A − B = A + (2ⁿ − B) − 2ⁿ = A + B反 + 1 − 2ⁿ。这个式子的三项在电路里各有对应：B反 由异或门对 B 逐位取反得到；那个 +1 由加法器的进位输入端 C0 直接送入；减去 2ⁿ 则完全不需要电路——因为 2ⁿ 在 n 位加法器里就是“进位输出”这一位，它被自动丢到第 n+1 位上去了。

所以“减法器”的真实形态是：四个异或门 + 一根接高电平的 C0。异或门的两个输入，一端接 B 的某一位，另一端全接同一个模式开关 S1。S1=0 时 B⊕0=B，加法器做 A+B；S1=1 时 B⊕1=¬B，同时 C0=1，加法器做 A+¬B+1。同一个开关同时控制“取反”和“加 1”，这两件事必须同步发生，否则结果会差 1——这是减法电路里最容易出错的地方。

用 74LS86 而不是四个独立反相器，是因为需要“可控取反”。如果用 74LS04 加四个与门做选择，芯片数量和布线面积都翻倍；异或门一个器件就完成了“条件取反”这个逻辑，这是它在加减法电路里不可替代的原因。

// 4 位加减法单元：sub=0 做加法，sub=1 做减法（A-B，要求 A>=B） module add_sub4 ( input [3:0] a, // 被加数 / 被减数，来自置数开关 input [3:0] b, // 加数 / 减数，来自另一组置数开关 input sub, // 模式开关 S1：0 加法，1 减法 output [3:0] s, // 和 / 差 output c4 // 加法为进位，减法为「无借位」 ); wire [3:0] bx = b ^ {4{sub}}; // sub=1 时逐位取反，等价于 74LS86 那一排 assign {c4, s} = a + bx + sub; // sub 同时充当进位输入 C0，补上那个 +1 endmodule

这段模型里，bx对应四个异或门的输出，{4{sub}}是把一位开关复制成 4 位，对应四个异或门的一端全接到同一根模式线上。a + bx + sub这一行同时完成了“相加”和“加进位”，{c4, s}的拼接写法把第 5 位进位单独摘出来，正好对应 74LS283 的 C4 引脚。注意sub出现了两次，一次在取反、一次在进位输入——这不是冗余，而是补码恒等式要求的同步，少一处就退化成“反码相减”或“加 1 但不取反”，结果都会差 1。

3.2 进位输出 C4 换个读法，就是借位标志

把 A + B反 + 1 的结果展开看：A + (15 − B) + 1 = A − B + 16。这个 16 是 n=4 时的 2ⁿ。

若 A ≥ B，A−B ≥ 0，整个和在 16~31 之间，必然向第 5 位进位，C4=1，而低 4 位恰好就是 A−B。此时“有进位”对应“没有借位”。

若 A < B，A−B 为负，A−B+16 落在 1~15，没有进位，C4=0，低 4 位是 16−(B−A)，也就是负数在 4 位下的补码表示。此时“没有进位”对应“发生了借位”。

所以借位信号 = ¬C4。不需要额外的比较器，也不需要专门的借位输出，加法器的进位引脚换个读法就是借位。这个等价关系是整块减法电路最漂亮的地方，也是最容易讲不清的地方——很多资料写成“C4 就是借位”，严格说差一个反相。

课程设计里那条“被减数大于等于减数”的指标，作用就在这里。一旦限定 A ≥ B，C4 恒为 1，低 4 位恒为 A−B 的原码，可以直接送译码器，不需要再补一级“结果为负时取反加 1、并单独显示负号”的电路。这是用需求约束换电路规模，属于设计取舍里非常典型的一笔买卖：省掉的是一整片加法器和符号位显示逻辑，代价是功能边界被写死在指标里。

如果确实要支持 A < B，补救办法是把低 4 位再过一个同样的“取反加 1”单元，同时把 ¬C4 接到符号段。这部分电路和减法主体完全同构，只是多一份芯片。

3.3 一根模式线的双重身份与 TTL 悬空的陷阱

模式开关 S1 的负载不止一处：它要驱动四个异或门的一个输入端，还要驱动 283 的 C0。总共 5 个 TTL 输入。74LS 系列单个输入的低电平电流在 0.4mA 量级，5 个并联远低于一片 LS 器件的灌电流能力，扇出不成问题。真正的问题不在电流，在电平定义。

TTL 器件的输入端悬空时，电气上会被内部电路拉向高电平，逻辑上视为 1。这意味着：如果 S1 忘了接，电路默认工作在减法模式，而不是“不工作”。调试时看到减法正常、加法不对，第一反应往往是“加法电路坏了”，实际是那根模式线悬空。CMOS 器件则相反，悬空输入电平不定，可能随机翻转——同一个“忘了接”，在 TTL 和 CMOS 上表现完全不同，这是混搭两种工艺时最容易误判的故障。

还有一个时序上的细节：S1 同时改变取反和进位输入，两个动作在物理上几乎同时发生，但门延迟并不严格相等。切换瞬间，加法器可能短暂处于“取反了但还没加 1”的状态，输出一个比正确值小 1 的结果。静态显示时这个瞬态一闪而过，看不出来；如果后端接了锁存器或者计数器，这一帧就可能被记下来。理解这一点，就不会把“切换瞬间闪一下”当成玄学。

4. 从 BCD 码到七段笔画：74HC4511 里藏着的锁存、消隐与灯测试

4.1 译码器并不只是纯组合逻辑：LE、BI、LT 三根线的分工

74HC4511 这类 BCD-七段译码驱动器，功能表里除了 4 个数据输入和 7 个段输出，还有三根控制线，很多设计里直接接地了事，但它们决定了故障时的现象。

LT（灯测试）低有效，拉低时不管输入是什么，七段全部点亮，显示一个 8。它的用途是在不拆电路的情况下验证数码管本身和连线是否完好：显示不出 8，问题在数码管或段线；能显示 8 但显示不出数字，问题在前级。

BI（消隐）低有效，拉低时七段全灭。常见用法是接 PWM 做亮度调节，或者多位复用时消隐。

LE（锁存使能）高电平锁存。LE=0 时译码器透明，输入变输出跟着变；LE=1 时保持上一次的译码结果。课程设计里通常直接接地，让译码器一直透明。但在实物上，这一脚是解决“切换瞬间闪错值”的现成手段：把 LE 接一个由按键或单稳态产生的脉冲，等输入稳定后再锁存一帧，毛刺就被挡在外面了。

还有一条隐含功能值得单独说：输入落在 1010~1111 这六个非法码时，4511 内部会强制消隐，七段全灭。这个设计原本是为了防止乱码，但在调试时会造成误判——校正电路失效，现象不是“显示错误数字”，而是“数码管全黑”。看到黑屏就去查数码管，方向就反了，应该先查校正使能 Y 是否为 1。

4.2 段电流与限流电阻：仿真不会烧坏，实物会

Multisim 里的数码管是理想模型，段电流可以任意大，接不接限流电阻波形都一样漂亮。实物不一样：LED 段是二极管，正向压降 1.8~2.2V，直接接 5V 电源会瞬间过流。每一段必须串限流电阻，5V 供电下取 220Ω~330Ω 比较稳妥，电流落在 8~14mA，亮度够用又不至于让驱动器过热。

阻值怎么定，取决于两件事：数码管是共阴还是共阳，以及译码器的驱动极性。74HC4511 的段输出是高电平有效，适合共阴数码管——段线接输出，公共端接地，输出高时点亮，电阻串在段线上。如果手头只有共阳数码管，公共端接 5V，段线需要低电平点亮，4511 的输出极性正好相反，要么加一级反相驱动，要么换用低电平有效的译码器。这不是能靠改电阻绕过去的，极性错了就是全亮或全灭。

多位显示时还有一笔总账要算。四位数码管同时点亮，每个数字平均亮 4~5 段，总电流可能到 40~50mA，再加上几片逻辑器件的静态电流，整个板子的 5V 电源要留出余量。仿真里不体现这个，很多板子“仿真正常、实物偏暗”，就是电源带不动或者限流电阻取值偏大。

4.3 电平家族混搭：LS 驱动 HC 的那一脚 3.4V 的尴尬

这套电路里一个很现实的组合是：运算部分用 74LS283、74LS86 这些 TTL 器件，显示部分用 74HC4511 这个 CMOS 器件。两者电平标准不一样。

74LS 系列在 5V 供电下，输出高电平的典型值是 3.4V 左右，带负载时会掉到 2.7V。74HC 系列在 5V 供电下，输入高电平的门限是 3.5V。也就是说，LS 的“高”很可能刚好够不着 HC 的“高”门限，处于灰色地带。表现是：有时能译码，有时译错，温度一变或者换一片芯片就变一个样，非常磨人。

常见的解决办法是给 LS 的每根输出加一个 4.7kΩ~10kΩ 的上拉电阻到 5V，把高电平强行拉到接近 5V。上拉电阻不能太小，否则 LS 输出低电平时灌电流过大；也不能太大，否则边沿变缓。另一个思路是统一电平家族：要么运算部分全用 HC 系列（74HC283、74HC86），要么显示部分换成 LS 系列的译码驱动器。前者更彻底，代价是 HC 的输入不能悬空，必须每个输入都明确接高或接低。

这个坑在仿真里完全看不到，因为 Multisim 的数字器件模型不模拟真实门限，只有接上实物、拿万用表量那根线，才会发现它停在 3.4V 这个尴尬的位置。血泪经验是：混搭电平家族时，先把所有跨家族的连线列出来，逐根确认要不要上拉。

5. 排查：仿真波形全对，接到实物就翻车的五类现场

5.1 分段隔离：从数码管往回量，一次砍掉一半嫌疑

排查组合逻辑电路，最忌讳东量一下西量一下。有效率的做法是按信号流把整条链路切成若干段，从末端往前，每量一段就能排除掉一整片区域。

这套电路可以切成五段：置数开关 → 取反级（异或门）→ 第一级加法器 → 校正判定与第二级加法器 → 译码显示。每一段都有明确的静态电平可测，不需要示波器，万用表或逻辑笔足够。

以减法 9−7 为例，把各段的期望值列成表，逐行打勾，第一个对不上的行就是故障所在段。

这张表的价值在于：它把“显示不对”这个模糊现象，转化成六个可以独立判断的是非题。多数时候量到第三行就能定位。

5.2 五条踩坑记录：现象、原因、解决

现象一：数码管显示乱跳，手靠近就变。原因几乎都是输入悬空。拨码开关断开时，那一端处于高阻态，TTL 器件会把它读成 1，CMOS 器件则读成随机值，人体感应电场足以让电平翻转。解决办法是给每一位置数输入加一个 10kΩ 下拉电阻到地，开关另一端接 5V，保证断开时明确为 0。用排阻比用分立电阻省地方，也更好看。

现象二：加法正常，减法结果总是差 1。十有八九是 C0 没接或者接错。C0 必须和异或门的模式端接同一根线，且减法时为高。用万用表量第一级 283 的 C0，同时拨动开关，看它是否跟着变。另一个可能是四个异或门里有一个没接到模式线，导致 B 的某一位没取反——这时差值会差 2 的幂次，不是差 1，可以据此区分。

现象三：和一旦超过 9 就全黑屏。4511 对非法码自动消隐，所以黑屏实际是“校正没生效”的信号。先量判定电路输出的 Y：把输入拨到 1010 这种情况，Y 应该是 1。如果恒为 0，检查是不是漏了 CO 那一项，或者三输入与非门的某个输入接错。判定电路本身只有几个门，逐个量输入输出比猜快得多。

现象四：稳定显示正确，但拨动开关的瞬间会闪出错误数字。这是组合逻辑的竞争冒险。多位输入同时变化时，不同位的传播延迟不同，加法器会短暂输出一个中间值，译码器把这个中间值译出来，就是闪一下的错码。静态显示场景可以不管，因为人眼看不到；但如果后端接了锁存器或计数器，就必须处理。最省事的办法是把 4511 的 LE 接一个延时锁存信号，等输入稳定后再放行；或者在译码器输入端加一个小 RC 滤波加施密特整形。

现象五：数码管偏暗，接的位数越多越暗。优先怀疑限流电阻取值过大和电源带载能力不足。逐个量段电流，如果明显低于 8mA，把电阻换小到 220Ω 试试。如果换小后亮度上来了但驱动器发烫，说明总电流超了，考虑分时复用或者换用带驱动能力的缓冲器。还有一个隐蔽原因：共阳数码管接到了高电平有效的译码器上，段线极性反了，靠漏电流微微发亮，看着就是“偏暗”。

6. 设计取舍：超前进位、两片 283 与“够用就好”的边界

这套电路的方案选择，几乎每一处都是“用芯片数量换布线复杂度，再用需求约束换芯片数量”的连环交易。

先说为什么用 74LS283 而不是拿四个全加器自己搭。283 内部是超前进位结构，4 位的进位延迟被压到几级门，而串行进位要等低位的进位一级级传上来，延迟随位数线性增长。但在这套设计里，输入是人手拨的开关，速度根本不是瓶颈——选 283 的真实理由是它把 4 位全加和进位链封在一片 16 脚里，省掉四个全加器和一堆跨片连线。连线越少，接触不良和接错的机会越少，这对课程设计这种一次性搭建的场景，比延迟重要得多。

再说为什么校正用第二片 283，而不是用门电路搭一个 4 位加法器。加 6 本质是一次 4 位加法，用门电路实现需要 4 个全加器，每个全加器又要若干异或、与、或门，芯片数量和布线密度都会上一个台阶。多插一片 283，等于用一片芯片换掉几十根连线。代价是 BOM 上多一项，但对于手工搭建，这个交换几乎总是划算的。

最后说那条“被减数大于等于减数”的约束。它看起来像是偷懒，实际是整份设计里最清醒的一笔：支持负数需要额外一级取补电路加符号位显示，而这份设计的使用场景是一位十进制数的手动运算，负数出现的概率不低，但需求方明确划掉了它。用一条文字约束换掉一整片芯片，比在电路上打补丁聪明得多。

我自己的习惯是，每次画完原理图、准备连线之前，先把所有输入全置成 0、模式开关拨到两个位置各跑一遍仿真，再把输入置成最大合法值 1001 跑一遍。这三组边界值能提前暴露绝大多数漏项：取反级有没有全部接到模式线、C0 有没有跟模式线同步、校正判定有没有漏掉 CO 项，基本都会在这三组里露馅。吃过一次“仿真全对、实物差 1”的亏之后，这个动作我再没省过。希望帮到你。

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