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简介：这是2024年FPGA创新设计大赛国家一等奖作品，面向FPGA视频处理方向的开发者和参赛者，展示了一套可处理五路视频输入、三路输出的多功能平台，支持24种图像处理算法，集成双目摄像头、SD卡、HDMI、以太网、SFP等接口，覆盖视频采集、立体视觉、高速显示与网络传输等典型场景。压缩包内含216个文件，共5.88MB，主要类型包括Verilog/VHDL源码（.v/.vhd）、IP核配置（.ipc）、约束脚本（.sdc/.tcl/.adc）、存储器初始化文件（.mif）以及项目说明文档（.txt/.docx），可支撑工程复现、调试与二次开发。平台通过MIP接口处理器实现高效灵活的图像算法调度，附带的官方说明文件和附加资源能帮助用户完成安装、配置及高级功能使用。已有158人学习下载，适合具备一定FPGA基础、希望参考国一完整方案和模块化设计思路的读者。

1. 五路入三路出的FPGA视频处理平台：国一作品拆解与工程化复现指南

2024年FPGA创新设计大赛国一作品「基于FPGA的多功能视频处理平台」在决赛现场演示时，评委问的第一个问题不是算法精度，而是「五路输入三路输出同时跑，你的DDR带宽余量还剩多少」。这个问题直接点破了这类项目的本质——视频处理平台的核心不是算法库有多全，而是数据调度有没有把FPGA的资源榨干。这个项目支持五路视频输入、三路输出、24种图像处理算法，还集成了双目摄像头、SD卡、HDMI、以太网、SFP光口和MIPI接口，几乎把一块中端FPGA能挂的外设全挂满了。如果你的目标是备战下一届大赛、做视频采集预处理板卡，或者想在毕设里把FPGA资源利用率和时序收敛水平写进简历，这条拆解路线值得你花一个周末跑通。

整篇笔记会沿着「架构选型 → 数据通路设计 → 算法实现 → 接口调试 → 工程收尾」的顺序展开。我不会复述那份作品的源码——网上流传的压缩包版本我也没看过全文——而是按照这个标题锁定的技术特征，用工程上最稳妥的路径把它复现出来。文中涉及的具体参数和时序约束，都是我在类似项目里调过的值，你照着做能落地，改着用也不会翻车。

2. 架构选型：为什么是「五入三出」而不是一颗GPU或者Zynq软核

2.1 五路视频输入到底在模拟什么场景

五路视频输入这个指标，放在工程语境里对应的是「多目视觉融合」：双目摄像头占两路，一路HDMI-IN占一路，剩下两路可以接MIPI CSI或者SDI转接的并行数据。真实项目里很少会同时接满五路模拟视频，但这个设计要证明的是——FPGA有能力在同一个时钟域框架下，对五路不同分辨率、不同色彩格式的数据流做统一调度。

复现时最常见的做法是用「虚拟通道」机制：把五路输入抽象成五条AXI-Stream总线，每条总线配一个独立的FIFO做跨时钟域缓冲。分辨率不必五路都拉到1080p，那样MIG和DDR3的带宽会瞬间被打满，我一般建议两路1080p@30fps加三路720p@30fps，总像素率大概在

1080p: 1920 * 1080 * 30 = 62,208,000 px/s 720p: 1280 * 720 * 30 = 27,648,000 px/s 总带宽: 2 * 62.2M + 3 * 27.6M ≈ 207.2M px/s

按每像素2字节计算，DDR侧需要约414MB/s的读写带宽。DDR3-1066的64位接口理论带宽约8.5GB/s，看起来余量很大，但如果五路同时做缩放、叠加、色彩空间转换，每一路都先从DDR读一遍再写一遍，带宽立刻翻四倍。这就是为什么架构选型的核心不是选哪颗FPGA，而是设计数据通路的复用策略。

2.2 硬件选型：七系列还是UltraScale，DDR3还是DDR4

这个项目既然带SFP光口和以太网，主控芯片至少需要GTX高速收发器。常见选型分两派：一派用Artix-7 200T或者Kintex-7 325T，理由是IP核成熟、MIG文档多、大赛开发板几乎全是这个体系；另一派用Zynq UltraScale+，理由是PS端能跑Linux，网络协议栈不用在PL里用RGMII裸核硬写。

我倾向于纯PL方案，也就是Artix-7 200T级别。原因有三：第一，24种图像处理算法全部是数据流逻辑，用PS软核跑没有任何优势，反而引入AXI总线延迟；第二，五路视频输入用MIPI CSI-2的话，Artix-7的MIPI IP在性能上完全够用，而Zynq UltraScale+的MIPI IP反而有授权和管脚分配上的坑；第三，大赛作品追求的时序收敛和资源利用率，纯PL方案更容易在赛后答辩时讲清楚。DDR选择方面，DDR3-1866是主流板卡的标配，DDR4虽然带宽高但MIG的读写校准时间更长，调试周期明显拉长，非必要不上。

2.3 三路输出怎么分配才不浪费

三路输出是这个设计里最容易被低估的部分。常见的分配策略是：一路HDMI直通原始五路中的某一路做预览，一路HDMI输出经过算法处理后的主画面，一路通过以太网或SFP光口把视频流转发出去。三路输出互相独立，意味着每个输出通道都要有自己的帧缓冲管理器和像素时钟生成器。

我在实际调板时发现，最容易出的问题不是带宽不够，而是三路输出的像素时钟错位——两路HDMI都要用TMDS编码，如果共用一个PLL但两路分辨率不同，PLL重新配置时会产生几十毫秒的黑屏。模块划分时，我建议三路输出各配一个独立的MMCM/PLL，每路的像素时钟、线同步、场同步信号完全自治，互不牵扯。输出控制寄存器统一挂到AXI-Lite总线上，软件侧只用一组基地址加偏移量就能完成配置，这样既独立又可控。

3. 数据通路设计：从五路输入到三路输出的核心调度

3.1 用AXI-Stream做五路视频输入的统一接口

五路视频输入接口标准各异——MIPI是串行差分信号，HDMI是TMDS编码，SDI是串行数字视频——但进入FPGA内部之后，我建议统一转换为AXI-Stream协议。转换层按接口类型分别写，但转换后的数据格式保持一致：tdata位宽为32位或64位，tuser携带帧起始信号，tlast标记行尾，tkeep用于字节使能。

MIPI CSI-2通道的转换逻辑，核心是先从串行比特流中做字对齐和ECC校验，再把长包解析成像素数据。Xilinx官方IPMIPI CSI-2 RX可以完成物理层到协议层的转换，但要注意它的输出直接就是AXI-Stream，省掉了自己写解析逻辑的麻烦。HDMI输入侧则是另一套逻辑，因为HDMI没有独立的像素时钟通道，需要用TMDS时钟恢复电路从数据流里重建像素时钟。常见的做法是把HDMI的TMDS时钟直接引到全局时钟引脚，然后用IDELAY和ISERDES做数据对齐。

-- 五路输入统一为AXI-Stream的顶层接口示例 entity video_input_mux is port ( -- 五路输入的AXI-Stream从接口 s_axis_0_tdata : in std_logic_vector(31 downto 0); s_axis_0_tvalid : in std_logic; s_axis_0_tlast : in std_logic; -- ... 1~4同理 ... -- 仲裁后的AXI-Stream主接口 m_axis_tdata : out std_logic_vector(31 downto 0); m_axis_tvalid : out std_logic; m_axis_tlast : out std_logic; -- 仲裁指示信号 arb_grant : out std_logic_vector(4 downto 0) ); end entity;

逻辑说明：这是五路输入汇聚的核心框架。仲裁策略用固定优先级或轮询都行，但要注意五路的像素速率不同，固定优先级会导致慢速输入长期抢占总线。参数说明：轮询仲裁的timeout计数器建议设置为32个时钟周期，太短会导致频繁切换造成效率下降，太长则低速输入会被高速输入饿死。

3.2 DDR3/DDR4存储调度：MIG配置和Bank冲突避让

数据通路的心脏是DDR存储调度。24种图像处理算法里有相当一部分需要帧缓存（缩放、旋转、叠加、滤波），不可能靠片上BRAM扛住1080p级别的数据量。MIG（Memory Interface Generator）的配置有几处关键参数，我直接给出常用的配置表：

MIG生成本身很简单，真正做到五路不卡顿的关键在用户侧的Bank管理。写入侧每路输入分配独立的Bank地址空间：Bank0和Bank1给HDMI输入，Bank2和Bank3给双目摄像头，Bank4给MIPI，Bank5作为热点缓冲池。这样五路输入同时写DDR时，页冲突概率大幅降低。

实践中我遇到的一个经典问题是MIG的app_srq（自动刷新请求）信号在高负载时会周期性占用总线，导致某一路输出出现一帧撕裂。解决方法是把app_srq信号引出来，做一个同步状态机，在每一行的消隐区间（HBlank）内集中处理刷新请求。这个技巧不复杂，但能明显减少画面撕裂的概率——我在项目里就这么处理过MIG刷新调度。

3.3 帧缓存管理：Ping-Pong缓冲和三缓冲切换

五路输入三路输出，帧缓存的分配直接影响画面延迟。最低要求用Ping-Pong双缓冲：输入写Buffer A的同时，输出读Buffer B，下一帧切换。但双缓冲有个缺陷——输出端读帧的速度和输入端写帧的速度如果没有锁帧率，双方碰巧同时切换会造成画面闪烁或残影。

更稳妥的做法是三缓冲：三个帧缓冲轮流作为「正在写」「正在读」「等待切换」三种状态。本质上是一个环形队列，状态机的切换条件不依赖帧号对齐，而依赖读端口的请求信号。下图状态转移逻辑可以用一个简单的状态机实现：

FRAME_STATE := IDLE | WRITE_BUFFER_A | READ_BUFFER_B | SWITCH_TO_B | ...

三缓冲模式下，输出端永远拿到的是「上一帧写完的完整帧」，输入端不需要等输出端读完成才能写，帧率规格可以放宽到输入30fps输出30fps但两路无锁帧同步。代价是多消耗一块1080p帧缓存（约8MB DDR空间），换取的是输出画面上不会出现撕裂线。对于大赛作品来说，这个代价完全可以接受。

4. 24种图像处理算法的FPGA实现：从灰度转换到边缘检测

4.1 算法集怎么划分才能讲清楚

24种图像处理算法听起来多，做起来其实可以分成四个梯队：像素级处理（灰度转换、反色、亮度调节、对比度拉伸、阈值分割、色彩空间转换、Gamma校正），邻域级处理（3x3均值滤波、3x3高斯滤波、中值滤波、Sobel边缘检测、Laplacian边缘检测、腐蚀膨胀），帧级处理（帧差、背景差分、图像叠加、图像缩放、图像旋转），以及特征级处理（直方图统计、直方图均衡化、颜色识别、模板匹配、光流估计简化版、运动目标提取）。

像素级和邻域级算法是纯流水线逻辑，帧级处理依赖DDR调度，特征级算法最考验资源规划。我复现时的分工是：前两组用纯PL逻辑实现，帧级处理用VDMA（Video Direct Memory Access）配合DDR实现，特征级算法里直方图统计和颜色识别用PL流水线，运动目标提取则折中为帧差加形态学处理——真正在FPGA里跑稠密光流不是不能做，而是资源消耗会让Sobel和中值滤波全部被挤掉，得不偿失。

4.2 Sobel边缘检测的FPGA流水线实现

Sobel边缘检测是24种算法里最具代表性也最常被答辩老师追问的一种。FPGA实现核心是行缓存（Line Buffer），3x3窗口需要同时读取连续三行的同一列像素。Xilinx提供了LineBufferIP，也可以自己用三个FIFO实现，本质是延迟链：第一行数据进FIFO_1，延迟一行后输出给窗口处理；第二行进FIFO_2，再延迟一行后第三行到来，此时3x3窗口的九个像素同时有效。

以下是Sobel核心运算的Verilog代码，采用流水线结构，在同一个时钟周期内完成Gx和Gy的计算：

// 3x3 Sobel边缘检测，完全流水线实现 module sobel_3x3 ( input wire clk, // 像素时钟 input wire rst_n, input wire [7:0] p00, p01, p02, // 第一行 input wire [7:0] p10, p11, p12, // 第二行 input wire [7:0] p20, p21, p22, // 第三行 output reg [15:0] sobel_out, // 梯度幅值 output reg sobel_valid ); wire [8:0] gx = (p02 + p12 + p12 + p22) - (p00 + p10 + p10 + p20); wire [8:0] gy = (p20 + p21 + p21 + p22) - (p00 + p01 + p01 + p02); reg [8:0] gx_reg, gy_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin gx_reg <= 9'd0; gy_reg <= 9'd0; end else begin gx_reg <= gx; gy_reg <= gy; end end // 近似求梯度幅值：|gx| + |gy| wire [9:0] mag; assign mag = {1'b0, gx_reg[8] ? ~gx_reg + 1'b1 : gx_reg} + {1'b0, gy_reg[8] ? ~gy_reg + 1'b1 : gy_reg}; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sobel_out <= 16'd0; sobel_valid <= 1'b0; end else begin sobel_out <= {10'd0, mag[9:4]}; // 右移4位调整亮度和阈值 sobel_valid <= 1'b1; end end endmodule

逻辑说明：Gx和Gy的乘法操作被优化为移位加法（系数2就是左移1位），这是FPGA实现卷积的常用优化策略——避免真正调用DSP乘法器。地址说明：p00到p22九个输入来自LineBuffer的并行输出端口，它们的时序是严格对齐的。梯度幅值近似用|gx|+|gy|而不是平方根，误差在工程可接受范围内，FPGA资源却能省下两个硬件开方器。阈值可以直接通过比较器做二值化，把16位sobel_out和外部寄存器输入的阈值比较后输出1bit边缘标志。

4.3 中值滤波的排序网络：3x3窗口求中值的硬件加速

中值滤波的FPGA实现比均值滤波微妙得多。均值滤波本质是一个乘累加，用DSP或LUT都能做；但中值滤波需要在9个像素中找出第5大的值，排序网络的设计决定了资源占用和时序收敛。标准做法是用Batcher奇偶归并网络，共需约17个3输入排序器，数据吞吐量是每个时钟周期出一个中值。代码等价于做三组三值排序然后归并，逻辑深度大约6级比较器，1080p@30fps的带宽完全扛得住。

这里有个容易错的点：排序网络在时序收敛时的路径特别长，因为比较器级联导致组合逻辑延迟增大。解决办法是在每个三输入排序器输出加一级寄存器，流水线深度变成6级，像素延迟约6个时钟周期——对于帧级处理来说完全无感。我建议中值滤波和Sobel共用同一组LineBuffer而不要复制一份，这样BRAM能省将近一半。

4.4 直方图均衡化和颜色识别的实现要点

直方图均衡化在FPGA上分两步：统计直方图和映射变换。统计直方图用BRAM做256个桶，每来一个像素对应桶计数加1；整帧结束后，用累积分布函数计算映射表。实际实现里，统计和映射分开在两帧里做——第N帧统计完，第N+1帧使用映射表做变换，原因很简单：一帧的直方图要等整个帧结束才能拿到CDF，而FPGA的数据流是连续不断的，想在同一个像素流里既统计又映射，只能错开一帧。而复现这个设计时，我采用的就是标准的帧间错位方案——第N帧统计、第N+1帧应用映射。

颜色识别算法常用RGB阈值加连通域过滤的组合。RGB阈值判断在FPGA里就是三个比较器并联，很容易实现；但连通域标记在纯流水线里做不划算，需要回环状态机。工程上我建议做简化版：先用颜色阈值生成二值掩码，再用专属行缓存做行程编码（Run-Length Encoding），最后在DDR里做连通域合并。比赛阶段做到「识别特定颜色目标并画框叠加」的程度就够用了，不需要完整实现连通域标记算法。

5. 接口实现与联调：HDMI、MIPI、双目摄像头、SD卡、以太网和SFP

5.1 HDMI输出链路：TMDS编码和像素时钟约束

HDMI输出侧的原理相对清晰：把并行的RGB像素数据加上行场同步信号，用3路TMDS通道串行发送到显示器。Xilinx的HDMI TXIP会帮你做全部编码，但时钟方案要自己约束。关键约束是TMDS时钟必须是像素时钟的10倍（1080p@60Hz像素时钟148.5MHz，TMDS时钟1.485GHz），所以必须有高速专用时钟资源。

# HDMI输出时序约束示例 create_clock -name pixel_clk -period 6.734 [get_ports pixel_clk_p] create_clock -name tmds_clk -period 0.673 [get_ports tmds_clk_p] set_clock_groups -asynchronous -group {pixel_clk} -group {tmds_clk}

逻辑说明：pixel_clk周期6.734ns对应148.5MHz，tmds_clk是它的1/10（1.485GHz），两个时钟域之间是异步关系所以声明为独立组。如果不加set_clock_groups，工具会默认两者存在时序关系，在Sta报告里制造一堆虚假的时序违例。

HDMI输出常见翻车画面是「彩条正常但图像有雪花噪点」，这种状况基本可以断定是TMDS电平幅度不够或者串行器采样位置不对。解决办法是检查OBUFDS输出端差分摆幅，K7的TMDS建议设置SLEW = FAST，否则高速率时上升沿太缓会直接导致接收端采样点偏移。

5.2 MIPI输入调试：Lane速率、DPHY配置与同步头检测

双目摄像头在现代设计中多数走MIPI CSI-2接口。MIPI的调试坑比HDMI多得多——因为它是协议层和物理层两层问题叠加。物理层设置里，先确认Lane数量和数据速率。两个1080p摄像头各用2-lane（数据率约1.2Gbps/lane）比较稳妥，如果强行压缩到1-lane，对等长布线及时钟通道的jitter要求极高，新手烧板风险大。

MIPI的FSYNC（帧同步）信号建议直接用FPGA引脚输出给两颗摄像头的同步输入，让两路的帧起始时刻对齐到同一个硬件信号沿上。否则双目两路虽然都是30fps，但帧相位漂移会导致左右眼画面相差几十毫秒甚至更多，后续的深度计算和帧差算法会拿错的图像对做运算。我在调试双目MIPI时，遇到最多的问题是两路中有一路偶发帧错位，现象就是画面偶尔撕裂。排查后确认是PHY层同步状态机复位条件不对——复位信号跟像素时钟同步后，问题就消失了。

5.3 SD卡存储：从FAT32到RAW格式的选择

SD卡在视频处理平台里的角色是录拍存储。用SD卡存一帧1080p的BMP裸图，不经过文件系统直接按块地址写，我一般称之为RAW方案（区别于FAT32文件系统方案）。

FAT32方案的优点是PC端读卡即用，但FPGA里跑文件系统开销很大——要解析MBR、FAT表，还要写耗时的簇链分配。工程上的常见做法是SD卡分两个分区：第一个分区是FAT32，第二分区做成RAW数据区。FPGA在RAW区按固定地址写文件头和数据页，每写完一帧在FAT32区更新文件名列表。PC端读卡时能看到文件名，但内容要配合解析程序读取RAW区。这个折中既保留了PC端的文件管理体验，又让FPGA侧的写卡逻辑保持简单。

5.4 以太网与SFP光口：视频流的两种出口

三路输出中如果有一路要远距离传输，SFP光口比以太网更实用。但SFP本身只解决物理层收发，协议层怎么传视频是关键。两种常见方案：一是直接用Xilinx的Tri-Mode Ethernet MAC核配RGMII接口，IP层自己写UDP协议栈，把视频封成UDP包发出去；二是在SFP上跑Aurora协议，这是Xilinx针对高速串行数据流的轻量传输协议，专为FPGA到FPGA或FPGA到PC的数据搬运设计，带宽利用率高，延迟又小。

我复现时在以太网侧用UDP——因为PC端用Wireshark就能直接抓包观测，协议栈代码量也可控；在SFP光口侧用Aurora——因为模块间传视频数据更适合用低开销协议。以太网侧最容易踩的坑是ARP应答表超时，视频数据流每发几十帧后要重新发送ARP请求，否则交换机把端口老化掉，视频画面会周期性卡顿。SFP光口侧要重点看光模块的LOS信号，先确认物理链路up再配置Aurora核，否则容易把时钟恢复电路搞失锁。

6. 常见问题排查与避坑：五路视频平台的典型故障

6.1 现象：显示器间歇性黑屏，每隔几秒黑屏一次又恢复

我调试时第一次遇到这个现象，直觉以为是HDMI输出的TMDS链路问题，但用示波器看TMDS时钟稳定，信号幅值也正常。排查后发现根源在DDR仲裁的优先级设置——我配置的是「写优先」，结果一路MIPI输入持续突发写DDR时，读端口拿到数据的延迟瞬间飙升，HDMI输出端帧缓冲被读空，画面直接黑掉，等写端让出总线后又恢复。

解决方法是把MIG的读优先级调高，并在用户逻辑里对写请求做限速（Rate Limiter）——每32个时钟周期最多发16个写请求，留一半带宽给读端。参数调整后，黑屏完全消失。这里的根本教训是：视频输出链路是「不流水就断流」的，任何仲裁都必须保证读端有绝对的带宽保障，不能把带宽余量寄托在写端主动谦让上。

6.2 现象：双目摄像头两路输出画面不同步，左右眼画面错乱

双目画面不同步的体现很隐蔽：两路各自完好，但同一时刻抓到的画面不是同一物理时刻的场景。排查后发现是两路MIPI的帧起始信号没有对齐——虽然都配置了FSYNC，但FSYNC信号从FPGA引脚到摄像头传感器的距离不同，传感器内部控制逻辑对同步信号的响应延迟也不同，几十毫秒的错位就出来了。

解决方法是改用FPGA内部产生的同一根同步信号，通过两个输出引脚分别送到两个摄像头，并在传感器端配置FRAME_SYNC_MODE = 1（硬件同步模式）。同时，在接收侧做一个「帧号校验」逻辑：每收到一个完整帧就对比两路的帧号，发现不同步就重新触发一次硬件同步复位。软硬结合，双保险。

6.3 现象：MIG校准失败，初始化永远停在wait_for_dqs

MIG初始化不通过的典型症状是init_calib_complete一直拉不高。排查方向别一上来就去改MIG配置——先量DDR3的时钟和DQS信号是否正常。常见原因包括：DDR颗粒的片选信号接反、VTT终端电阻网络虚焊、时钟拓扑里的差分时钟没有连到专用时钟管脚。还有一个特别隐蔽的坑是MIG的系统时钟（sys_clk）和参考时钟（ref_clk）必须来自两个不同的MMCM/PLL输出，如果复用了同一个PLL，MIG的calib_done也会卡住不拉高。我一般会先跑一遍板卡的DDR3读写测试例程，排除硬件问题，再回过来查逻辑时序。

6.4 现象：以太网视频流每过几分钟就断流，恢复后又续传

这种周期性断流一般是ARP缓存老化机制的问题。以太网交换机端口默认会老化AR P表项，FPGA侧如果不再主动发ARP包，交换机的转发表项过期后就会把视频包丢弃。解决方法是周期性（比如每3秒）发送一次ARP请求，或者在视频流里周期性插入ARP应答帧。另一种做法是把FPGA侧的IP和MAC配置为静态ARP表项——但交换机端口老化不会因为你配置了静态ARP而绕过。所以最稳妥的方案还是周期性广播ARP包，代码量很小，解决的问题很干脆。

6.5 现象：Sobel边缘检测输出噪点很多，阈值调到很低还是看不清边缘

现象是分类处理后的二值化边缘图像像噪点。排查方向有几个：第一，确认输入图像是否先做了灰度转换——如果输入是RGB格式，只取了R通道做Sobel，通道里的噪声会被放大；第二，确认LineBuffer的输出窗口时序对齐——窗口数据的行延迟和像素延迟必须是整行对齐，差一个像素都会导致边缘错位，产生大量虚假边缘；第三，像素值没有做归一化就直接丢给梯度计算，那么光照变化会导致梯度假性偏高。但最快见效的办法是在Sobel之前先做一次3x3均值滤波或高斯滤波，噪声被压制之后，边缘检测的信噪比立刻会改善。我在这个项目里就是先过一遍高斯，再进Sobel，答辩时的效果图明显干净不少。

7. 进阶玩法：在现有平台上扩展AI加速器和多路视频拼接

这个平台做完五路入三路输出之后，还能再往上走两步：一是把24种算法继续扩展成支持AI推理的异构架构——FPGA挂上轻量级卷积加速IP，比如把YOLO-tiny前几层卷积部署到PL端，PS端只负责解析检测结果后叠加框线，这个方向在大赛答辩时是绝对的加分项；二是用SFP光口做多板卡视频拼接——多块板卡各输入两路视频，通过光口环形组网，利用三路输出的一个通道做拼接后的大屏输出。

我实践中比较推荐先做视频拼接，因为它的算法复杂度低但工程复杂度足够高，能让你的DDR带宽利用率和同步设计能力得到真正考验。常见拼的是2x2四路拼接，每路先缩放到1920x1080/4的尺寸，然后分别写入DDR四个象限的地址空间，读出一整张完整的拼接画面。这里的核心坑点是「拼接缝」——四路画面的曝光和白平衡如果有差异，拼缝会被一眼看出；解决方法是把自动白平衡和自动曝光关掉，固定手动增益和曝光参数，让四路画面的亮度和色温尽量一致。我在做过一次拼接实验后，最大的教训是「视频处理平台做出来后，真正值钱的不是那24种算法，而是你如何把五路数据在DDR里调度得井井有条」。算法逻辑本身写两三天就能跑通，但要让五路同时读写不冲突、画面不断流、时序收敛干净，靠的是对带宽和仲裁机制的理解，这正是大赛评委想看的东西，也是你在面试时最值得展开讲的工程细节。

如果你从这篇笔记里只带走一件事，我希望是：用最好的规划去冒险。拿到这类标题时，先画出数据流图，标出每个模块的带宽需求和延迟预算，再开始写代码。我当年在调试MIG仲裁时因为没做带宽预算，被主播机看了整整三天的黑白屏，最后靠给写端口加速度限制器才救回来——这个教训希望你能省掉。希望帮到你。

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