企业官网建设流程全解析

简介：面向硬件工程师、嵌入式开发者的CS5801AN芯片HDMI转eDP/DP参考设计原理图，解决HDMI信号到eDP/DP输出转换时的电路设计需求。原理图以CS5801AN为核心，完整给出HDMI输入端口、主控芯片、eDP/DP输出端口、电源管理模块及复位与测试点等电路结构，并标注HDMI_DVDD12、DP_AVDD33、VCC_ON等多路供电与开关信号，便于直接参照进行PCB设计与调试。资源压缩包约775KB，共1份PDF文件，即安格瑞参考设计电路原理图文档，图纸包含主芯片引脚详细连接、HDMI通道信号线、电源滤波布局与测试点预留说明。已有1470人学习下载，适合正在做HDMI转eDP/DP转换器、投屏盒或显示扩展方案的工程师作为设计参考与信号连接核对依据。

1. CS5801AN 与 HDMI 转 eDP/DP：为什么这份电路原理图的胜负手不在芯片，而在供电与握手

拿到一份 HDMI 转 eDP/DP 的电路原理图，别急着去 datasheet 里找“转换算法”。先给结论：CS5801AN 这类桥接芯片根本不做事先的格式翻译，它把 HDMI 的 TMDS 串行流吃进来，恢复出像素与时钟，再用另一套 SerDes 按 DP 协议重新封包发出去。真正决定方案能不能 work 的，反而是晶振、去耦电容、HPD 检测和 DC-DC 反馈电阻这些“伺候电路”。

这份参考设计来自某原厂，2022 年 1 月 8 日修订，共 4 页 A3 幅面，芯片型号 CS5801AN，整机形态是 HDMI 母口转 DP 公头的 dongle。读它的正确方式不是照抄网络标号，而是拆开三件事：信号怎么走、电怎么喂、固件怎么配。下面按这个顺序把原理图一层层剥开。

2. 信号通路：TMDS 进、DP 出，CS5801AN 在中间到底做了什么

2.1 HDMI 输入侧：AC 耦合与 ESD 阵列先于芯片决定眼图

J2 是标准 HDMI 19 针母座，引脚定义和规范完全一致：四对差分线 D0/D1/D2/CK 各配一根屏蔽地，SCL/SDA 走 I2C，18 脚是源端 5V，19 脚是 HPD。注意 CEC 和 HEC 在网络里根本没接到芯片，只保留到连接器——这个 dongle 不需要消费电子控制功能，省掉反而减少了干扰源。

从连接器到 U1 之间，每一对差分线都串联了 0.1uF 电容，位置在 C30 到 C37 附近。HDMI 源端（显卡、机顶盒）的 TMDS 驱动器是自带直流偏置的，接收端再串电容做隔直，避免两端共模电压打架。0.1uF 在 3.4Gbps 的 TMDS 频率下阻抗只有零点几欧，对高速信号几乎无感；真正影响眼图的不是容值，而是贴片电容的寄生电感，所以参考设计没有用大封装，全部是小尺寸 MLCC。

紧跟在连接器后面的是 U2/U3 两颗 ESD 二极管阵列，型号是 RClamp0524t 这类四线 TVS。它钳位电压要低于芯片 I/O 耐压，结电容要足够小才不会把高频分量吃掉。原理图上把 ESD 放在连接器和 AC 耦合电容之间，这个顺序是有讲究的：静电先被 TVS 泄放到地，再进耦合电容，不会直接打到芯片引脚。

输入侧还有两个容易被忽视的细节。一是 HDMI_DET(5T) 引脚，它通过 R18 100k 和 R19 1M 分压网络接到 HDMI 5V 上，源端插入时检测点被拉到约 4.5V，芯片据此知道“有信号源来了”，才会唤醒 HDMI PHY。二是 HDMI_SCL/SDA 也标了 5T，意思是芯片这两个脚能容忍 5V 电平，可以直接挂 HDMI 的 DDC 总线，不需要额外电平转换。

2.2 DP 输出侧：四对主链路加一条 AUX，握手全在慢速通道

输出侧的核心是 J3，一个标准 DP 源端连接器。从 U1 出来的四对差分线 DP_TX0 到 DP_TX3，对应 DP 主链路（Main Link）的四个 lane，每 lane 跑 2.7Gbps 或 5.4Gbps。除了主链路，还有一对 AUX_P/AUX_N，这是 DP 协议里最容易被人忽略、却最关键的部分。

HDMI 用单独的 DDC 通道（就是 SCL/SDA）读 EDID、管握手，而 DP 把这些慢速管理功能全部塞进 AUX 这一对 1Mbps 的半双工差分线上。芯片内部的 DP 源端状态机通过 AUX 发链路训练序列，协商 lane 数量、电压摆幅、预加重等级，训练通过后才开始传输像素数据。也就是说，DP 的“握手”完全不在高速主链路上，而是在一条慢速辅助通道上完成。

看原理图上的 J3 外围：HPD 经 R13 1k 串联进芯片，R14 100k 下拉到地，这是为了检测下游显示器是否插入；DP_Power 位置放的是 R15，默认 NC，可换成 0R。这颗芯片在 dongle 形态下是 DP Source，标准 DP 公头插入的是显卡或笔电的 DP 口，DP_Power 由对方提供，所以不需要自己出电。如果你把同一份设计改成 DP 母座输出，R15 才需要接通，给下游设备供 3.3V。

还有一个细节：TP5/TP6 两个测试点旁边标注了“DP TX PN SWAP”。意思是这四对 TX 差分对的极性可以通过固件或配置脚交换，不需要改 PCB。这个功能在后面避坑章节里会详细展开，先记住它是为布局布线留的后悔药。

2.3 eDP 与 DP 共用同一组引脚：为什么刷固件就能换形态

很多人第一次看到“HDMI to eDP/DP”会以为这是两种方案，但对照原理图你会发现，U1 的 GTX_AVDD33/12 供电域下，DP_TX0 到 DP_TX3、AUX_P/AUX_N、HPD 这些引脚，同时就是 eDP 的引脚。eDP 和 DP 在物理层几乎同构：都是四对主链路加一对 AUX，区别在协议层——eDP 是给面板定制的，没有 DP_Power 和 CONFIG1/2 这类插座供电协商，HPD 也常常省略，改用面板时序控制。

真正暴露芯片定位的是几个额外的引出脚：BKL_EN（背光使能）、PWM_OUT（背光亮度）、VCC_ON（电源开关）。标准 DP 输出根本用不到背光控制，但芯片照样把它们引出来了。这说明 CS5801AN 的设计目标就是一颗芯片通吃两种形态：硬件不动，换一套固件配置，它就是 HDMI 转 eDP 面板驱动板；再换一套配置，它就是本图这个 DP 转接器。

注意：读任何桥接芯片参考设计时，不要只看当前这张图连了什么，要看它留了哪些“当前用不到但依然引出”的引脚。那些引脚暴露了芯片的真实产品定位，也是你改做其他形态时的切入点。

这个设计取舍的代价是芯片引脚和电源域变多，后面第 3 章的电源部分会看到，光模拟供电就被拆成了 HDMI、GTX、MISC、APLL 四组。

3. 电源设计：两片 SY8088 加一个肖特基，如何喂饱三组电压域

3.1 USB 5V 与 HDMI 5V 的“或门”供电：两个二极管的取舍

先看整板的能量入口。J1 是一个 USB B 型座，5V 进来之后没有直接进 DC-DC，而是先经过 D2、D3 两颗 SS34 这类肖特基二极管（丝印 B5819WS）。同时，HDMI 连接器的 18 脚 5V 也通过另一颗二极管汇入同一条 5V 总线。两颗二极管组成“或门”：USB 和 HDMI 谁供电谁导通，另一路被反向截止，防止电流倒灌。

这个设计很聪明。dongle 插在 HDMI 源端时，源端本来就在 19 脚输出 5V，即使你不插 USB，板子也有电；插 USB 时则是 USB 供电。二极管压降约 0.3V，5V 总线实际到 DC-DC 大概 4.7V 左右，对两路降压来说仍然余量充足。很多人在抄板时想省这两颗二极管，直接用 0R 短接，结果 HDMI 和 USB 同时供电时电流互灌，轻则发热，重则烧座。

电源指示灯 D1 经 R22 2k 限流后跨在 5V 总线上，这是最朴素的“板子有没有电”指示。注意参考设计把 LED 放在 DC-DC 之前而不是 3.3V 之后，为的是在芯片还没启动时就能看出供电是否到达——调试时这个位置选得很实用。

3.2 反馈电阻与输出电容：Vfb=0.6V 下的 3.32V 从哪来

板上有两片 SY8088 同步降压 DC-DC，一片输出 1.0V 给核心逻辑，另一片输出 3.3V 给数字和模拟 I/O。两片电路结构几乎一样：10uH 功率电感、输入 10uF/16V 陶瓷电容、输出 100uF/6.3V 低频电容加 0.1uF 高频去耦。SY8088 内部基准 Vfb 是 0.6V，输出电压完全由反馈电阻分压决定。

原理图上 3.3V 这路的反馈电阻标得很清楚：R1=10k 接输出到 FB，R2=2.2k 接 FB 到地，算出来是 0.6 ×（1 + 10k / 2.2k）= 3.33V。另有一路用 R24=22.1k 和 R21=100k 组合，也能配到 3.32V 附近。这个计算可以在原型阶段用脚本验一遍，顺便估一下功耗：

VFB = 0.6 # SY8088 内部基准电压 R_TOP = 10_000 # 反馈上电阻 10k R_BOT = 2_200 # 反馈下电阻 2.2k VOUT = VFB * (1 + R_TOP / R_BOT) # 0.6 * (1 + 10/2.2) = 3.32V I_OUT = 0.35 # 3.3V 域总电流，约 350mA ETA = 0.9 # DCDC 效率按 90% 估 P_LOSS = 5 * I_OUT * (1 - ETA) / ETA # 输入 5V 下的损耗 print(f"VOUT={VOUT:.2f}V, 估算损耗={P_LOSS:.2f}W")

参数说明：VFB 由芯片内部决定，不同批次会有 ±1% 偏差；R_TOP 和 R_BOT 的精度直接决定输出电压误差，所以参考设计全部用 1% 精度电阻，量产时不要换成 5% 的普通电阻。I_OUT 按 HDMI PHY 加 DP PHY 加核心逻辑估算，实际以示波器量测为准。

输出电容选 100uF/6.3V 是有道理的。SY8088 的开关频率在 1MHz 以上，环路需要足够大的输出电容来压低纹波；而 SerDes 的功耗是突发式的，DP 链路训练瞬间电流可能跳变几十毫安，如果输出电容太小，电压跌落会直接反映到高速信号的抖动上。图里那 22pF 的 C47/C48 是前馈补偿电容，用来优化瞬态响应，抄板时不要省略。

3.3 去耦矩阵：0.1uF 与 4.7uF 的混搭是噪声预算，不是玄学

翻到主芯片页，你会看到一大排 0.1uF 电容，还有 C15、C21、C24 等几颗 4.7uF。这不是随手摆的，每一颗都有明确的电源域归属。把 U1 的电源引脚按功能分组，能得到这样一张对应关系表：

为什么要区分这么细？因为 SerDes 芯片内部有多个 PHY 和 PLL，彼此通过电源引脚耦合。HDMI 输入 PHY 的开关噪声如果串到 GTX 输出 PHY 的电源上，会直接变成 DP 信号的抖动。参考设计把每路模拟电源在焊盘附近单独放 0.1uF，让噪声在源头就被吸收，而不是等它汇到 PCB 电源平面后再处理。

0.1uF 和 4.7uF 的搭配也有讲究。4.7uF MLCC 自谐振频率在 10MHz 量级，适合做低频水库，吸收 DC-DC 纹波和负载瞬态；0.1uF 自谐振频率更高，针对几百 MHz 的开关噪声。数字域用多颗 0.1uF 分散贴近引脚，模拟域再加 4.7uF，等于宽频带里有两道防线。

U1 底部还有一个 ePAD 裸露焊盘，69 脚，接 GND。它不只是散热通道，更是所有高速信号回流的最短路径。HDMI 和 DP 的差分信号回流电流会从 ePAD 直接进地平面，如果焊接时 ePAD 虚焊，眼图会差到链路训练都过不去。这一点在工厂贴片阶段尤其要盯。

4. 控制面与启动时序：27MHz 晶振、RESET_N 和 SPI 调试口如何串成一条链

4.1 27MHz 晶振与 18pF 负载电容：参考时钟偏一点，画面就黑一次

Y1 是一颗 27MHz 无源晶振，接在 U1 的 XTAL_IN/XTAL_OUT 两个引脚上，C1、C2 各配 18pF 负载电容。这颗晶振是整个方案的频率基准：芯片内部的 APLL 从 27MHz 倍频出 HDMI 像素时钟和 DP 的链路符号时钟。晶振频率偏了多少，所有派生时钟就跟着偏多少，最终表现为“1080p 偶尔黑屏，4K 根本锁不住”。

无源晶振是 Pierce 振荡结构，芯片内部的反相放大器提供增益，外部负载电容决定振荡回路的相移和稳定度。C1/C2 的取值要和晶振的 CL 匹配，一般是 (C1 × C2)/(C1 + C2) 加 PCB 寄生电容约等于晶振标称负载电容。18pF 配 18pF，算上 3~5pF 走线寄生，等效负载在 12~14pF 附近，属于常见 27MHz 晶振的典型负载范围。

排查晶振问题时，用示波器量 XTAL_IN 波形幅度和频率。正常起振后幅度应该在几百 mV 到 1V 之间，频率误差应该在 ±30ppm 以内。如果波形幅度很小或干脆不起振，先检查两颗负载电容的容值是否和原理图一致，再检查晶振是不是焊接时被加热过度导致 ESR 变大。很多板子“插上没画面”，查到最后是晶振脚虚焊。

4.2 复位与上电顺序：RESET_N 为什么需要 10k 上拉加 0.1uF

RESET_N 在原理图上接 R4 10k 上拉到 DVDD33，同时 C2 0.1uF 到地，组成一个典型的阻容复位电路。上电瞬间 DVDD33 还没起来，RESET_N 被电容拉低；DVDD33 稳定后，电容通过 10k 电阻缓慢充电，RESET_N 才被释放为高。这个延迟让芯片在电源稳定之后才开始读配置、启动 SerDes。

但要注意：10k × 0.1uF 的时间常数只有 1ms，而 SY8088 的软启动时间可能就要 1~2ms。如果你的电源时序是 3.3V 和 1.0V 同时起来，RC 复位很可能在电压还没稳定时就释放了。参考设计只是给调试板用的兜底方案，量产时更稳妥的做法是由一颗 GPIO 或电源监控芯片控制 RESET_N，确保所有电压都进入合格范围后再拉高。

U1 还有一个 TEST_EN 引脚，测试使能。原理图上它连着调试测试点，量产时可以按参考设计的默认处理，但产品化时最好用一个下拉电阻固定为低，防止生产测试时误入测试模式。启动顺序的状态机可以用下面这段伪代码描述：

boot_sequence = [ ("wait_usb_or_hdmi_5v", "HDMI 19 脚或 USB 5V 到达"), ("wait_dcdc_stable", "DVDD33=3.3V, DVDD12=1.0V 进入容差范围"), ("release_reset_n", "RESET_N 由低拉高，芯片开始读 CFG/固件"), ("wait_hdmi_det", "HDMI_DET 检测到源端 5V，唤醒 HDMI PHY"), ("link_train", "通过 AUX 与 DP 下游完成链路训练"), ("stream_on", "输出像素数据"), ] for step, reason in boot_sequence: print(f"{step}: {reason}") # 每个 step 在原理图上都有对应引脚

这段状态机不是芯片内部文档，而是从参考设计的引脚关系推出来的。比如 VCC_ON 引脚的存在，说明固件里有一步专门控制外部电源开关；HDMI_DET 的存在，则说明芯片需要“确认源端真的在线”才进入工作状态。真正排查问题时，按这个顺序量电压、量复位、量检测脚，比盲目换芯片高效得多。

4.3 CFG、SPI 与 UART：一颗芯片的固件入口藏在 GPIO 复用里

原理图上有一组 CFG_SCL/CFG_SDA，直接连到 U1 的 26/27 脚，这是芯片的配置总线。参考设计没有在这条总线上挂外部 EEPROM，说明固件和 EDID 参数存储在芯片内部，CFG 总线只在运行时做参数读写。如果你需要自定义 EDID（比如屏蔽某些分辨率），可以在这条总线上挂一颗 I2C EEPROM，芯片启动时会优先读外部配置。

更值得留意的是 GPIO10 到 GPIO13 这组引脚，丝印标注是 SPI_CLK、SPI_CSN、SPI_SI、SPI_SO。这是芯片的 SPI 从机接口，用于工厂烧录固件。还有 IO7 复用为 UART_TX，输出调试日志。原理图上特别用中文标注了两次“注意：请预留调试用测试点”，这不是客套。

提示：桥接芯片的固件一旦烧错，表现症状可能是“HDMI 能识别但没有画面”或“链路训练永远失败”。预留 SPI 测试点，就是为了在这种时候不用拆芯片，直接在线烧录恢复。量产板把这个接口省掉之前，先想清楚售后怎么刷固件。

理解这组 GPIO 的复用关系，就理解了为什么芯片封装不大却要引出 69 个脚：高速差分对占掉 16 个，电源和地去掉 20 多个，剩下的全都留给配置、调试和控制。CS5801AN 本质上是一颗“带 SerDes 外设的单片机”，固件决定行为，原理图只是提供它运行的舞台。

5. 避坑指南：HPD 方向、PN 交换与电源纹波，抄参考设计最容易翻车的四处

5.1 HDMI_HPD 与 DP_TX_HPD：一个输出一个输入，别短接

现象：板子做好后，HDMI 源端提示“无信号”，或者插入后要等十几秒才出画面。

原因：把芯片的 HDMI_HPD 和 DP_TX_HPD 两个引脚当成同一个信号处理了。HDMI_HPD 是芯片的输出脚，由 CS5801AN 主动拉高，告诉 HDMI 源端“下游设备准备好了，快来读 EDID”；DP_TX_HPD 则是芯片的输入脚，用来检测 DP 下游有没有接入。两个信号方向相反，短接后 HDMI 源端永远看不到 HPD 拉高。

解决：原理图上 HDMI_HPD 直接连到 J2 的 19 脚，中间不需要额外器件；DP_TX_HPD 则要按参考设计接 R13 1k 串联和 R14 100k 下拉，再连到 J3 的 HPD。画原理图时在网络名上把“HDMI_HPD”和“DP_TX_HPD”区分开，不要图省事共用同一个网络标号。

5.2 DP TX PN SWAP：极性交换是画板人的后悔药，不是随意标注

现象：打样回来，DP 连接器插上显示器，链路训练失败，示波器量 TX0 差分对明明有波形，但显示器就是不亮。

原因：PCB 布线时为了过孔顺畅或走线换层，把某一对 TX 差分线的 P/N 颠倒了。标准 DP 源端的链路训练里，两根线反接会导致接收端无法识别该 lane 的数据。参考设计的 TP5/TP6 上写着“DP TX PN SWAP”，就是在告诉你：这四对线的极性可以通过配置交换，不一定非要物理改线。

解决：一颗芯片对应四对差分线都可能需要交换极性，但要注意这是在芯片内部做交换，和 PCB 上直接把 P/N 网络接反是两回事。如果 PCB 已经画反，可以在固件配置里打开极性交换功能；但如果是 PCB 网络本身就标错了，交换功能反而救不了。正确做法是打样前在网络表里逐一核对四对 TX 的 P/N 连接关系，再决定是否需要启用 PN SWAP。

5.3 SRC_DET 与 5V 检测：插上 HDMI 没反应，先量分压点

现象：USB 供电正常，芯片电源正常，晶振也在起振，但插上 HDMI 源端后整个系统毫无反应，HDMI_HPD 也不拉高。

原因：芯片判断“源端是否存在”依赖 HDMI 5V 检测通路。参考设计用 R18 100k 和 R19 1M 分压，把 HDMI 19 脚的 5V 分到约 4.5V 送给 HDMI_DET。如果这两颗电阻没贴、贴错阻值，或 HDMI 母座的 18 脚虚焊，检测脚就永远是低电平，芯片始终认为自己没有插入源端。

解决：上电后用万用表量 U1 的 HDMI_DET 引脚。插入 HDMI 源端时它应该在 4V 以上；如果没有，再从 HDMI 母座 18 脚往回量，逐段排查。注意 USB 供电时，HDMI 的 5V 检测脚并不会因为 USB 有电而拉高，这是两条独立的供电路径。

5.4 4K60 雪花屏：电源纹波和反馈电阻精度才是幕后黑手

现象：1080p 输出一切正常，切到 4K60 就偶尔闪屏，严重时满屏雪花，但换一颗芯片又好了，像玄学。

原因：4K60 的 DP 链路跑在 HBR2 甚至更高频率，瞬间电流比 1080p 大得多。如果 DVDD12 在瞬态负载下跌落 100mV，GTX 发送 PHY 的抖动就会超标。常见诱因是输出电容把 100uF/6.3V 换成了 22uF，或者反馈电阻用了 5% 精度，导致 1.0V 实际偏到 1.1V 或 0.9V。

解决：先量 DVDD12 的纹波，正常应该在 50mV 以内。如果超了，把输出电容换回参考设计的 100uF/6.3V 低 ESR MLCC，并确认反馈电阻是 1% 精度、阻值和原理图一致。最后再用示波器量 DP 输出眼图，看抖动是否收敛——这类问题往往不是芯片坏了，而是电源没有喂饱。

6. 设计取舍：一颗芯片想同时兼容 eDP 与 DP，代价是什么

把整份原理图串起来看，CS5801AN 的取舍非常清晰：用一颗发了大量引脚的中等规模芯片，换取 HDMI、eDP、DP 三种协议之间的弹性。芯片把 HDMI 接收、DP 发送、EDID 管理、固件控制器全部集成在内部，外部电路只需要做电源和信号完整性伺候。这样做的好处是硬件设计大幅度简化，坏处是模拟电源域被拆成四组，去耦电容和电源规划的要求远高于普通逻辑电路。

你拿到这份参考设计时，应该先问自己一个问题：目标产品是 dongle 形态，还是 eDP 驱动板形态？如果是后者，J3 的标准 DP 连接器、R15 的 DP_Power 占位、CONFIG1/2 的配置电阻都可以不贴；但 BKL_EN、PWM_OUT、VCC_ON 这三个引脚就要认真设计背光电路和面板电源时序。反过来，如果做 dongle，第 4 章的 SPI 测试点无论如何都要预留，因为固件更新是这类产品售后最头疼的环节。

验证这份设计是否“真的 work”，建议按三步走。第一步，用万用表对着第 3 章的电源域表格逐项量电压，确保每个 AVDD 都落在标称值 ±5% 内；第二步，用示波器测 J3 的 AUX 通道，链路训练时应该能看到一簇簇低频差分脉冲，没有脉冲说明状态机根本没走到训练那一步；第三步，用 HDMI 分析仪和 DP 分析仪分别抓源端和接收端的握手时序，确认 HPD 拉高后 100ms 内完成 EDID 读取和链路训练。这三步做完，基本能把问题定位到信号、电源、固件三个域之一。

从那以后我每次拿到桥接芯片的参考设计，都会先在网络表里搜“HPD”“PN SWAP”“SRC_DET”这三个词，再谈布局布线。这三个点覆盖了最容易翻车的方向：握手、极性、插入检测。希望帮到你。

本文还有配套的精品资源，点击获取