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1. 从半桥到全桥：Class D功率级的拓扑选择逻辑

搞了十几年音频功放，Class D的功率电路设计是我见过最容易“一看就会、一做就废”的领域。前五篇我们聊了调制器、栅极驱动、死区时间、输出滤波器和EMI抑制，这一篇终于要动真格的了——把MOSFET、电感、电容这些实打实的元件攒成一个能出声、效率高、还不炸机的功率级。如果你正在做蓝牙音箱、车载功放、或者便携式PA系统，这篇内容能帮你少烧几对管子。

Class D功率电路设计的核心任务，说白了就一句话：把PWM调制器送来的方波信号，通过MOSFET的开关动作，高效地还原成足以驱动扬声器的大电流音频信号。听起来简单，但实际动手时你会发现，同样是半桥结构，有人做出来效率92%，有人做出来效率78%还烫得能煎鸡蛋。差距不在原理图上，而在那些数据手册不会告诉你的细节里。

这一篇我会把半桥和全桥的选型逻辑、MOSFET的关键参数计算、死区时间的实测调整、以及PCB布局的“玄学”部分全部拆开讲。适合已经对Class D原理有基本了解、准备动手画板子或者正在调试功率级的工程师。如果你连自举电容是干嘛的还不清楚，建议先翻回去看第三篇。

2. 半桥与全桥：不是“哪个更好”，而是“哪个更合适”

2.1 半桥结构的适用边界与隐藏成本

半桥拓扑是Class D功放最基础的功率级结构，上下两个MOSFET交替导通，输出节点在VDD和GND之间切换。它的优点是元件少、驱动简单、成本低，特别适合单电源供电的场合。但很多人忽略了一个关键问题：半桥输出的是单极性方波，扬声器两端存在直流偏置。

这意味着你必须加一个隔直电容（通常是大容量电解电容），否则扬声器音圈上会有VDD/2的直流电压，轻则导致音圈偏移、失真增大，重则直接烧毁扬声器。这个隔直电容的容量计算很简单：C = 1/(2π × f_c × R_load)，其中f_c是截止频率，一般取20Hz以下。假设负载8Ω，f_c取10Hz，那么C至少需要2000μF。实际选型时还要考虑耐压和纹波电流，一个2200μF/35V的低ESR电解电容，体积和成本都不小。

更麻烦的是，这个隔直电容和扬声器构成了一个高通滤波器，在低频段会引入相位偏移和阻抗变化。对于全频段音频应用，这会导致低频响应变差。我实测过，用半桥结构推8Ω负载，隔直电容取2200μF时，50Hz处的输出幅度比1kHz处低了约1.2dB，虽然听感上不明显，但在专业音频设备里这是不可接受的。

半桥的另一个隐藏成本是电源利用率。由于输出节点只能在0和VDD之间摆动，最大输出功率受限于VDD²/(8×R_load)。要获得更大的功率，只能提高电源电压，这对MOSFET的耐压和电源设计都提出了更高要求。

2.2 全桥结构的优势与代价

全桥拓扑用四个MOSFET组成H桥，扬声器接在两个半桥的输出之间。它的最大优势是：在相同电源电压下，输出功率是半桥的四倍。因为全桥的差分输出可以在+VDD和-VDD之间摆动，负载两端的电压摆幅翻倍，功率自然就是四倍关系。

全桥不需要隔直电容，因为两个输出节点的直流偏置相同，扬声器两端没有净直流电压。这消除了隔直电容带来的低频衰减和相位问题，低频响应可以一直延伸到DC附近（当然，实际受限于输入耦合电容和调制器带宽）。

但全桥的代价也很明显：MOSFET数量翻倍，驱动电路更复杂，需要处理两个半桥之间的死区匹配问题。如果两个半桥的死区时间不一致，会在输出端产生直流偏置。我见过一个案例，某工程师用全桥结构做车载功放，两个半桥的死区时间差了15ns，结果扬声器两端出现了约80mV的直流偏置，虽然不至于烧音圈，但导致静态功耗增加了0.5W，对于电池供电的设备来说这是致命的。

还有一个容易被忽视的问题：全桥的EMI辐射比半桥更复杂。两个半桥的开关节点都会产生高频辐射，如果PCB布局不对称，还会形成差模辐射环路。我在调试一款全桥功放时，发现FM收音机频段有严重的干扰，最后排查发现是两个半桥的输出走线长度差了8mm，形成了环形天线效应。

2.3 选型决策表：五个维度快速判断

实际选型时，我通常先看功率需求。如果输出功率在10W以下，半桥足够；10W到50W之间，看电源电压和成本预算；50W以上，全桥几乎是唯一选择。当然，这不是绝对的，有些设计用半桥加高电压也能做到100W，但MOSFET的耐压和散热成本会急剧上升。

3. MOSFET选型：数据手册不会告诉你的关键参数

3.1 导通电阻与栅极电荷的权衡

选MOSFET时，大多数人第一眼就看Rds(on)，觉得越小越好。但Class D功放里，Rds(on)和Qg（栅极总电荷）是一对冤家。Rds(on)越小，芯片面积越大，Qg就越大，驱动损耗就越高。驱动损耗的计算公式是P_drive = Qg × Vgs × f_sw，其中f_sw是开关频率。

举个例子：假设开关频率300kHz，Vgs驱动电压10V。MOSFET A的Rds(on)=10mΩ，Qg=30nC；MOSFET B的Rds(on)=5mΩ，Qg=60nC。导通损耗方面，假设有效值电流2A，MOSFET A的导通损耗是2²×10mΩ=40mW，MOSFET B是2²×5mΩ=20mW，B比A少20mW。但驱动损耗方面，A是30nC×10V×300kHz=90mW，B是60nC×10V×300kHz=180mW，B比A多90mW。总损耗A是130mW，B是200mW，反而Rds(on)更小的B总损耗更高。

这个计算说明，在开关频率较高时，Qg的影响可能超过Rds(on)。我一般会计算一个“品质因数”FOM = Rds(on) × Qg，这个值越小越好。对于300kHz左右的Class D功放，FOM在200到400之间是比较理想的。

3.2 体二极管的反向恢复问题

Class D功放中，MOSFET的体二极管在死区时间期间会导通续流。如果体二极管的反向恢复电荷Qrr太大，会在开关瞬间产生很大的电流尖峰，导致EMI恶化和效率下降。更严重的是，这个电流尖峰可能触发MOSFET内部的寄生晶闸管，导致器件失效。

我实测过不同MOSFET的Qrr对效率的影响。在同一个半桥电路中，用Qrr=15nC的MOSFET，效率是91.2%；换成Qrr=45nC的MOSFET，效率降到88.7%。这2.5个百分点的差距，在50W输出时就是1.25W的额外发热，足以让散热片温度上升15°C。

降低Qrr影响的方法有几个：一是选择Qrr本身较小的MOSFET，比如采用肖特基体二极管的器件；二是在死区时间设置上做优化，尽量缩短体二极管导通的时间；三是在输出端并联肖特基二极管，分担续流电流。第三种方法效果最明显，但会增加元件数量和成本。

3.3 热阻与封装选择

MOSFET的封装直接影响热阻Rθja（结到环境）和Rθjc（结到壳）。对于Class D功放，我通常推荐使用PowerPAK或DFN这类底部散热封装，而不是传统的SO-8或TO-220。底部散热封装的热阻可以做到20°C/W以下，而SO-8通常在50°C/W以上。

热阻的计算直接关系到散热设计。假设MOSFET的总损耗是1W，Rθja=40°C/W，环境温度25°C，那么结温Tj = 25 + 1×40 = 65°C，安全。但如果Rθja=80°C/W，结温就是105°C，接近很多MOSFET的125°C上限，长期运行可靠性堪忧。

实际选型时，我会留至少30%的余量。比如计算出来结温是80°C，我会选择热阻更小的封装或者加散热片，把结温压到70°C以下。经验告诉我，MOSFET的寿命和结温呈指数关系，结温每降低10°C，寿命大约翻一倍。

4. 死区时间的实测调整：从计算到示波器验证

4.1 死区时间的理论计算

死区时间是为了防止上下管直通而设置的短暂关断间隔。理论上，死区时间应该大于MOSFET的关断延迟时间（td(off)）加上关断下降时间（tf）。但实际中，由于驱动电路的传输延迟和MOSFET参数的离散性，理论计算只能作为起点。

以一款常见的MOSFET为例，td(off)=25ns，tf=15ns，那么死区时间至少需要40ns。但考虑到驱动芯片的延迟差异（通常±10ns）和温度影响，实际设置应该在60ns到100ns之间。死区时间太短，有直通风险；太长，体二极管导通时间增加，效率下降。

我一般先用理论值设置一个初始死区时间，比如80ns，然后通过示波器观察输出节点的波形。如果看到明显的体二极管导通平台（输出节点电压在死区期间停留在-0.7V或VDD+0.7V），说明死区时间过长；如果看到电流尖峰，说明死区时间太短。

4.2 示波器实测方法与波形解读

测量死区时间需要同时观察上下管的栅极驱动信号和输出节点电压。用四通道示波器，通道1接上管栅极，通道2接下管栅极，通道3接输出节点，通道4接电流探头（如果有的话）。

正常的死区波形应该是：上管栅极下降沿到0V后，输出节点电压开始下降，经过一个短暂的过渡期后到达0V；然后下管栅极上升沿到来之前，输出节点电压保持在0V。如果输出节点电压在死区期间出现一个“台阶”或者“凹坑”，说明体二极管在导通。

我调试过一款功放，死区时间设了100ns，示波器上看输出节点在死区期间有一个约30ns的-0.7V平台，说明体二极管导通了30ns。把死区时间降到70ns后，平台消失，效率从89.5%提升到91.8%。这2.3个百分点在满载时意味着近1W的发热减少。

4.3 温度对死区时间的影响

MOSFET的开关时间随温度变化，通常温度升高，关断延迟时间会增加。这意味着在冷机状态下设置好的死区时间，在热机后可能不够。我遇到过一款产品，冷机测试一切正常，烤机半小时后出现直通，烧了上下管。

解决方法是：在最高工作温度下重新调整死区时间。具体操作是让功放满载运行30分钟，等散热片温度稳定后，再用示波器观察死区波形，适当增加死区时间。一般建议在常温设置值的基础上增加20%到30%的余量。

5. 输出滤波器的参数计算与元件选型

5.1 LC滤波器的截止频率与Q值

Class D功放的输出滤波器是一个LC低通滤波器，作用是滤除开关频率及其谐波，保留音频信号。截止频率通常设置在开关频率的1/10到1/5之间。比如开关频率300kHz，截止频率取30kHz到60kHz。

截止频率的计算公式是f_c = 1/(2π√(LC))。假设取f_c=40kHz，负载8Ω，那么L和C的乘积是1/((2π×40000)²) ≈ 1.58×10⁻¹¹。如果选L=22μH，那么C=1.58×10⁻¹¹/22×10⁻⁶ ≈ 718nF，取标准值680nF或820nF。

但截止频率只是第一步，滤波器的Q值同样重要。Q值太高，会在截止频率附近产生峰值，导致频响不平坦；Q值太低，滤波效果变差，开关频率残留增大。对于巴特沃斯响应，Q值取0.707。Q值的计算公式是Q = R_load × √(C/L)。用上面的参数，Q = 8 × √(680×10⁻⁹/22×10⁻⁶) ≈ 8 × 0.176 ≈ 1.41，偏高。

要降低Q值，可以增大电感或减小电容。比如把电感增加到47μH，电容减小到330nF，Q = 8 × √(330×10⁻⁹/47×10⁻⁶) ≈ 8 × 0.084 ≈ 0.67，接近巴特沃斯响应。但电感增大意味着体积和直流电阻增加，需要权衡。

5.2 电感选型的三个关键参数

输出滤波电感不是随便找个电感就能用的，必须关注三个参数：饱和电流、直流电阻和自谐振频率。

饱和电流必须大于功放的最大输出电流。对于8Ω负载、30V电源的全桥功放，最大输出电流约30/8=3.75A，考虑峰值余量，电感饱和电流至少取5A。如果电感饱和，电感量会急剧下降，滤波效果消失，开关频率直接加到扬声器上，轻则失真，重则烧高音单元。

直流电阻直接影响效率。假设电感DCR=50mΩ，输出电流2A，那么电感上的损耗是2²×50mΩ=200mW。如果DCR降到20mΩ，损耗只有80mW。对于高效率设计，DCR应该控制在50mΩ以下。

自谐振频率必须远高于开关频率。如果自谐振频率接近开关频率，电感会呈现容性，滤波效果完全改变。一般要求自谐振频率至少是开关频率的5倍以上。比如开关频率300kHz，自谐振频率应大于1.5MHz。

5.3 电容选型的ESR与纹波电流

输出滤波电容的ESR（等效串联电阻）直接影响滤波效果和纹波电压。纹波电压的计算公式是V_ripple = I_ripple × ESR，其中I_ripple是流过电容的纹波电流。对于Class D功放，纹波电流主要是开关频率的三角波。

假设纹波电流0.5A，ESR=20mΩ，那么纹波电压是10mV。如果ESR=100mΩ，纹波电压就是50mV，在示波器上能明显看到开关频率的残留。

电容的纹波电流额定值也必须满足。如果纹波电流超过额定值，电容会发热甚至爆浆。我一般选择纹波电流额定值至少是实际纹波电流2倍的电容。对于680nF的滤波电容，通常用薄膜电容，ESR可以做到5mΩ以下，纹波电流额定值在1A以上，完全够用。

6. PCB布局：那些“玄学”背后的科学

6.1 功率环路面积最小化

Class D功放的PCB布局，最重要的原则是：功率环路面积最小化。功率环路包括：电源电容、上下管MOSFET、输出滤波电感。这个环路里的电流是脉冲状的，di/dt很高，环路面积越大，辐射的EMI越强。

我见过一个设计，功率环路面积大约5cm²，结果在30MHz到100MHz频段辐射超标。后来重新布局，把电源电容紧贴MOSFET放置，环路面积缩小到1cm²以下，辐射降低了15dB以上。

具体操作：电源电容的正极通过最短的走线连接到上管MOSFET的漏极，负极连接到下管MOSFET的源极。输出节点从上下管的连接点引出，走线尽量短而粗。电感的输入端紧靠输出节点，减少走线电感。

6.2 自举电容的布局要点

自举电容是半桥驱动电路的关键元件，它的作用是给上管MOSFET提供浮动的栅极驱动电压。自举电容的布局直接影响上管的开关性能。

自举电容必须紧靠驱动芯片的自举引脚和上管的源极。如果走线太长，自举电容的充电路径电感增大，会导致上管驱动电压上升缓慢，增加开关损耗。我实测过，自举电容走线长度从5mm增加到20mm，上管的开关损耗增加了约30%。

自举二极管同样重要，必须选择反向恢复时间短的肖特基二极管。普通整流二极管的反向恢复时间在微秒级，会在开关瞬间产生很大的反向电流，导致自举电压不稳定。

6.3 接地策略：单点接地还是星形接地

Class D功放的接地策略有两种：单点接地和星形接地。单点接地适合小功率设计，所有地线汇聚到一个点；星形接地适合大功率设计，功率地和信号地分开走线，最后在电源入口处汇合。

我的经验是：对于输出功率50W以上的全桥功放，必须用星形接地。功率地（MOSFET源极、电源电容负极）和信号地（调制器、反馈网络）分开，最后在电源输入电容的负极处单点连接。这样可以避免功率地上的大电流脉冲干扰信号地，导致调制器工作异常。

如果接地不当，会出现什么现象？我遇到过一款功放，静态时正常，一加信号就出现“吱吱”声。排查发现是功率地和信号地混在一起，MOSFET开关时在地线上产生的电压尖峰耦合到了反馈网络，导致调制器自激。分开接地后问题消失。

7. 常见问题与排查技巧实录

7.1 上电就烧管：排查流程与保护措施

上电烧管是Class D调试中最常见也最令人沮丧的问题。我总结了一套排查流程：

第一步，不装MOSFET，只测驱动信号。用示波器看上下管的栅极驱动波形，确认死区时间正确、没有交叠。如果驱动信号本身有问题，装了MOSFET必烧。

第二步，装MOSFET但不上主电源，只给驱动电路供电。用手触摸MOSFET，如果发烫，说明有直通。用示波器看输出节点，如果一直在VDD或GND，说明驱动有问题。

第三步，上主电源但限流。用可调电源，限流值设为正常电流的1/10。如果电流立即达到限流值，说明有短路。逐步提高限流值，观察电流变化。

第四步，加输入信号，从小幅度开始。用信号发生器输入1kHz正弦波，幅度从10mV开始，逐步增大。同时用示波器观察输出波形，如果出现削顶或振荡，立即停止。

保护措施方面，我建议在电源输入端加一个保险丝和一个TVS二极管，在输出端加一个RC吸收网络。这些保护元件在正常工作时不起作用，但在异常情况下可以救你一命。

7.2 效率低于预期：损耗分解与定位方法

效率低是另一个常见问题。要定位损耗来源，需要把总损耗分解成几个部分：导通损耗、开关损耗、驱动损耗、电感损耗、电容损耗。

导通损耗的计算是I_rms² × Rds(on) × 2（半桥）或× 4（全桥）。开关损耗的计算是0.5 × VDD × I_load × (t_rise + t_fall) × f_sw。驱动损耗是Qg × Vgs × f_sw。电感损耗是I_rms² × DCR。电容损耗是I_ripple² × ESR。

我一般先用计算值估算各部分损耗，然后实测总损耗，对比看哪部分偏差最大。如果导通损耗占比过高，说明MOSFET的Rds(on)太大；如果开关损耗占比过高，说明开关频率太高或者驱动不够快；如果电感损耗占比过高，说明电感的DCR太大。

实测时，可以用热成像仪看哪个元件最热。最热的元件通常就是损耗最大的地方。我调试过一款功放，效率只有85%，热成像显示电感温度最高，达到80°C。测量电感DCR，发现是120mΩ，远高于规格书的50mΩ。换了一个低DCR的电感后，效率提升到91%。

7.3 高频振荡：原因分析与抑制方法

高频振荡通常表现为输出波形上叠加了几十MHz的正弦波，严重时会导致MOSFET过热甚至失效。振荡的原因主要有三个：驱动电阻太小、PCB布局电感太大、MOSFET的Cgs和驱动走线电感形成谐振。

抑制方法：一是增大栅极驱动电阻，从10Ω增加到22Ω或33Ω，降低开关速度；二是在MOSFET的栅极和源极之间并联一个小电容（100pF到1nF），吸收高频能量；三是优化PCB布局，缩短驱动走线，减小走线电感。

我遇到过一款功放，输出波形上有80MHz的振荡。尝试增大驱动电阻到47Ω，振荡幅度减小但没消失。后来在MOSFET的漏极和源极之间加了一个RC吸收网络（10Ω+100pF），振荡完全消失。代价是开关损耗增加了约0.5W，但换来了稳定性。

7.4 常见问题速查表

8. 实测数据与经验总结

8.1 一款50W全桥功放的实测记录

我最近调试了一款50W全桥Class D功放，电源电压±24V，负载4Ω，开关频率300kHz。MOSFET选用Rds(on)=8mΩ、Qg=35nC的DFN封装器件，电感47μH、DCR=25mΩ，滤波电容330nF薄膜电容。

实测效率：输出功率1W时效率82%，10W时效率89%，30W时效率92%，50W时效率91.5%。效率在30W左右达到峰值，符合Class D功放的典型效率曲线。

死区时间最终设置为75ns。冷机时体二极管导通时间约10ns，热机后约25ns。效率在热机后下降约0.8个百分点，主要是导通电阻随温度升高而增大。

EMI测试：在30MHz到300MHz频段，辐射值比CISPR 25限值低6dB以上。关键措施是功率环路面积控制在0.8cm²，自举电容紧靠驱动芯片，输出滤波器电感使用屏蔽式。

8.2 三个让我印象深刻的踩坑经历

第一个坑：自举电容用了1μF的陶瓷电容，结果上管驱动电压在低频时下降。原因是陶瓷电容的容量随直流偏压变化，1μF的X5R电容在10V偏压下实际容量只有300nF。换成1μF的C0G电容后问题解决。教训是自举电容必须用C0G或X7R，不能用Y5V。

第二个坑：输出滤波电感用了铁氧体磁芯，结果在大电流时电感量下降30%。原因是铁氧体磁芯的饱和特性较软，在接近饱和电流时电感量就开始下降。换成铁粉芯磁芯后，电感量在大电流下保持稳定。教训是Class D功放的电感必须选饱和特性硬的磁芯材料。

第三个坑：PCB布局时把反馈网络的地线走在了功率地线上，结果输出噪声大了20dB。原因是功率地上的开关电流脉冲耦合到了反馈网络。把反馈网络的地线单独走回调制器的地后，噪声恢复正常。教训是反馈网络的地线必须单独走，不能和功率地共用。

8.3 给后来者的三条实用建议

第一，不要迷信仿真。仿真可以帮你验证原理，但无法模拟PCB布局的寄生参数和元件的非线性。我每次都是先仿真确定大致参数，然后实际搭电路调试，仿真和实测的偏差通常在10%到20%之间。

第二，留足调试余量。PCB上给死区时间调整、驱动电阻、吸收网络预留位置。我通常会在栅极驱动走线上预留一个电阻位置，方便调整驱动电阻。在输出节点预留RC吸收网络的位置，方便抑制振荡。

第三，重视热设计。Class D功放的效率再高，损耗也是实实在在的。我一般按最大输出功率的10%来估算损耗，然后根据损耗选择散热片。对于50W功放，损耗约5W，需要至少一个20°C/W的散热片。

这个内容后续还可以这样扩展：如果你要做多通道功放，可以研究一下通道间的同步和相位管理；如果你要做数字输入功放，可以研究一下I2S接口和DSP集成；如果你要做汽车级功放，可以研究一下负载诊断和保护电路。每个方向都有很多细节可以挖，但功率级的设计逻辑是相通的，把这一篇的内容吃透，后面的路就好走了。