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简介：面向硬件工程师与PCB设计人员的RTL8111E高速以太网控制器电路设计资料，围绕网口硬件设计的完整流程，按电源、时钟、信号完整性、PCB布局和试验验证等模块展开，适合在网口电路选型、原理图设计与调试阶段参考。该压缩包为一份PDF文件，整体约七十五KB，文档来自瑞昱官方参考设计原理图，包含电源、主控、可选功能和修订记录等页面，可以直接对照RTL8111E/8111F/8105E系列做外围连接检查。电源部分给出了开关稳压与外部供电两种处理方式，还标出VDD10、VDD33等引脚的退耦电容放置位置；时钟、信号完整性以及以太网变压器、LED、EEPROM等可选功能也有相应示意。已有1073人学习下载，对需要快速理解RTL8111E外围电路、核对原理图或排查网口设计问题的硬件工程师有直接帮助。

1. 一张“照抄就行”的网卡参考原理图，为什么原厂改到第 1.10 版

对大多数硬件工程师来说，RTL8111E 的参考设计就是“一颗千兆网卡芯片、一个 25MHz 晶体、一颗网络变压器、一个 RJ45 座，再加一堆电容电阻”的固定印象。但翻开原厂这份 48Pin 参考原理图会发现，版本号从 1.00 一路改到 1.10，十次修订记录几乎全部落在电源去耦、中心抽头接法、EEPROM 下拉电阻、外部时钟注入这些“不起眼”的位置。真正反直觉的点在这里：千兆以太网能不能长时间稳定跑，关键往往不在高速差分线本身，而在电源域时序、中心抽头的共模路径、Efuse 加载时总线的空闲电平这些细节。对这些机制没有底层认知的人，照着最新版抄也会翻车；而读懂 Change Notes 里每一行“Modify”“Remove”，才算拿到了原厂量产调试的踩坑笔记。

2. 电源设计：为什么 1.0V 电源轨比千兆差分信号更容易翻车

2.1 电源树结构：内部开关稳压器与外部供电的取舍

RTL8111E/RTL8111F/RTL8105E 的电源域至少分成四组：VDD33 负责 I/O 和主供电，VDD10/DVDD10 给数字核心，EVDD10 给 PHY 收发器模拟部分，REGOUT/AVDD33_REG 则是内部稳压输出。参考原理图的 POWER 页把这四组画得明明白白，并且所有电源引脚都标注了编号：VDD10 有 3/6/9/13/29/41/45 七个引脚，VDD33 有 12/27/39/42/47/48 六个引脚，EVDD10 是独立的第 21 脚。为什么要逐一列出？因为这颗芯片把不同电源域分散在封装四周，去耦电容必须按引脚就近放置，而不是在 PCB 上随便找一块空地集中摆放。

这张图里最值得研究的，是那个围绕 LX 引脚搭建的开关稳压器。电路结构非常典型：ENSWREG 控制使能，LX 引脚外接一颗电感 Lx（可选 2.2uH 或 4.7uH），输入侧放 Cin1 4.7uF X5R 加 Cin2 0.1uF，输出侧放 Cout1 4.7uF X5R 加 Cout2 0.1uF。这是个标准 buck 降压拓扑：Cin 扛输入端的浪涌和纹波，Cout 负责负载瞬态响应，Lx 决定开关纹波电流的斜率。

真正需要动脑的是 R23 和 R24 这对电阻。参考图写得非常简略——“R23 For Enable Switching Regulator；R24 For Disable Switching Regulator”，但含义很清楚：这是两种供电模式之间的硬件切换开关。焊上 R23、不焊 R24，ENSWREG 被拉高，内部 buck 启动，从 3.3V 自己降压出 1.0V/1.05V；反过来焊 R24，内部降压被禁用，你必须从外部电源直接把核心电压送进 VDD10 引脚。

这两条路线的适用系列还不一样：RTL8105E 系列（VB 除外）和 RTL8111E 系列（VL 除外）用外部 1.05V 供电，RTL8111E VL 和 RTL8111F 用外部 1.0V 供电。同是一颗参考图，各型号要求的核心电压不同，这不是原厂笔误，而是不同型号内部模拟/数字核心的工作电压切点不同。给 8111E 长时间供 1.05V 会加速老化，给 8105E 供 1.0V 则可能连 MDI 输出幅度都不达标，表现为能协商上千兆但长时间打流就有误码。

内部 buck 的价值在于：很多主板没有现成的 1.0V 电源轨，加一颗电感和几颗电容就能从 3.3V 自给自足，BOM 成本最低。外部供电则适合服务器主板已有成熟 1.0V 电源的场合，可以省掉电感、降低开关噪声。参考图旁那句“如用外部 1.2V 供电请联系 FAE”其实是在划红线：外部电压不是随便给的，超过规格的电压会导致内部 ESD 结构长期反偏，那就不只是误码问题了。

2.2 去耦电容的引脚级分配：为什么不能“集中撒一大片”

继续看 POWER 页的电容标注，可以发现原厂对每一组电源都明确规定了电容数量和放置位置：VDD10 的七个引脚配 C1 到 C7 共七颗 0.1uF；VDD33 的六个引脚配 C12 到 C17 共六颗 0.1uF；EVDD10 引脚 21 用 C10、C11 两颗，并要求“Close To U5 Pin 21”；开关节点侧再单独分配 Cin/Cout 大电容。这不是均匀撒电容，而是“一个引脚一颗贴身电容”的纪律。

去耦电容为什么要按引脚分配？我一般用自谐振频率来理解。任何电容都不是理想的纯电容，封装引脚带来的等效串联电感（ESL）会让电容在某一段频率之后从容性变成感性，阻抗不降反升。用最基本的公式估算一下：

import math # 电容自谐振频率估算：频率低于 SRF 呈容性，高于 SRF 呈感性 caps = [ ("0.1uF 0603 去耦电容", 100e-9, 0.6e-9), ("4.7uF X5R 大容量电容", 4.7e-6, 1.2e-9), ] for name, c_val, esl in caps: f_srf = 1 / (2 * math.pi * math.sqrt(esl * c_val)) print(f"{name}: 自谐振频率约 {f_srf/1e6:.1f} MHz")

计算结果很直观：4.7uF X5R 的自谐振频率只有 2MHz 左右，它擅长吸收电源纹波这类低频成分，但对百兆赫兹级的数字电路瞬态电流几乎无感；0.1uF 的去耦电容自谐振在 20MHz 上下，正好补上几十兆赫兹这一段。千兆 PHY 发包时，内部数字逻辑在百兆赫兹尺度跳变，瞬态电荷必须从最近的那颗电容取，而不是从几厘米外的 DC-DC 输出取。电流路径一旦拉长，回路电感造成的压降会直接反映在 MDI 差分信号的抖动和眼图上，表现出来就是“网卡能通但不稳”。

EVDD10 引脚 21 特意安排两颗电容，是因为模拟收发器对电源噪声最敏感，收发器在发送时要从 EVDD10 抽取与信号同频段的电流，任何电源塌陷都会直接调制到发射信号上。所以参考图才反复强调 Cin/Cout 要紧贴 U5、C10/C11 要靠近引脚 21。抄板时把这些电容挪远哪怕几百 mil，高频特性就完全变了。

2.3 电源时序：为什么“上电先 VDD33 后 VDD10”是硬约束

POWER 页上有一句不太起眼但分量很重的注释：“Power Sequence Must Refer to Layout Guide”。参考原理图极少用这种语气说话，这说明在上电时序这件事上，原厂见过足够多的翻车案例。

常见的实现思路是：PCIe 网卡芯片的 VDD33 通常来自主板待机电源，先在开机流程里建立；1.0V 核心电压如果来自主板 DC-DC，则必须在 VDD33 稳定之后才允许出现。违反这个顺序的典型故障机制是 ESD 二极管闩锁——当 VDD10 先于 VDD33 上电时，I/O 引脚内部的 ESD 保护二极管会正向导通，把核心电源的电流灌进还没建立好的 3.3V 电源域，形成寄生通路，轻则芯片局部过热，重则直接烧毁。

用一段伪代码可以把这个依赖关系表达得很清楚：

// 上电时序约束：VDD33 稳定之前，绝不允许 VDD10 先于它建立 logic vdd33_stable; logic switch_reg_en; assign switch_reg_en = vdd33_stable ? 1'b1 : 1'b0; // 内部开关稳压器的优势就在这里： // ENSWREG 由 VDD33 侧供电，VDD33 不起来，DC-DC 根本不会启动， // 所以 VDD10 的时序天然跟随 VDD33，不需要额外的时序控制芯片。

这正是参考图同时给出内部 buck 与外部供电两条路线的设计动机：选择内部开关稳压器，等于把上电时序的麻烦交给芯片自己；选择外部供电，就必须由主板电源管理按顺序编排。很多自做网卡模块的人在这上面栽跟头——外部 1.0V 电源直接用一个 LDO 从 3.3V 拉出来，LDO 的启动速度比主电源快，结果每次上电都让芯片的 ESD 结构承受一次反向冲击，寿命和稳定性双双受损。

3. 信号路径：MDI 差分对、中心抽头与 TVS 的层层设防

3.1 千兆四对差分线：从 PHY 引脚到 RJ45 座的完整链路

Controller 页上最显眼的部分是 MDI0+/- 到 MDI3+/- 四对差分信号，它们从芯片引脚出来，先经过网络变压器 U6，再通过连接器 CON1 出去。1000BASE-T 协议使用四对线同时收发，每对线承担 250Mbps，因此这四对差分线在 PCB 上的待遇必须一致：对内严格等长、控制差分阻抗，对之间避免长距离平行走线，过孔要成对放置以保证回流路径连续。

参考图在 U6 和 CON1 之间还给了一些可选位置，理清楚这些位置的作用顺序，就能理解整个信号链路的防护层次。第一层是变压器 U6，它提供信号耦合和直流隔离，把 PHY 芯片与外部网线的直流电位完全隔开；第二层是可选的 TVS 阵列 U7/U8，负责浪涌和电缆 ESD 的钳位；第三层是连接器侧的 1000pF/2kV 高压电容，给网线引入的高压脉冲提供一个对地泄放路径。分层防护的次序不是随意的：TVS 必须在变压器之前，否则共模浪涌会先进入变压器绕组，再通过层间耦合干扰二次侧信号。

3.2 中心抽头为什么改成了“短接 + 1uF 到地”

1.02 版变更说明里有一句很关键的话：“Modify Center tap Schematic for Power Optimization. Center tap short and connector 1uF to GND.” 这短短一行字，埋着整个参考图演进中最典型的一次设计取舍。

先看结构：U6 网络变压器的连接器侧绕组有四个中心抽头，标号 MCT1 到 MCT4。老一代网卡设计里，中心抽头常见的做法是通过电阻网络接到某个电源电压，或者独立上拉到 2.5V/3.3V，目的是给 PHY 的收发器提供一个共模偏置参考。但这一版参考图把所有中心抽头全部短接在一起，再用一颗 1uF 电容接到地。这个改动的机制，要从三个角度理解：

共模电流路径上，网线对地之间始终存在共模干扰，包括雷击感应、ESD、对地电位差。中心抽头短接后，1uF 电容对 MHz 级的共模干扰呈现很低的阻抗，等于给共模电流开了一条直接回地的短路通道，它们被挡在变压器二次侧之外，进不了 PHY 芯片。直流功耗上，1uF 是隔直器件，正常工作状态下没有直流电流流过，不存在电阻分压网络的静态耗流，这正是变更说明里“Power Optimization”的来源。交流参考上，变压器中心抽头不参与差分信号传输，它只给绕组提供共模参考点，四个抽头短接后所有通道共用一个参考地电位，不会出现通道之间共模电位不一致导致的串扰。

布线上有一个配套要求：从四个中心抽头汇合到 1uF 电容的这段走线，不能绕远、不能走内层、更不能跨越分割地。共模噪声如果在这段汇合路径上被不均匀吸收，每一对线的共模转差模分量会互相叠加，轻则眼图裕量下降，重则长线打流直接误码。

3.3 TVS 阵列：为什么参考图特意标注“Reserve/Optional”

U7 和 U8 的位置放了 AZC099-04S 这颗四通道 TVS 阵列，但参考图明确把它标注为 “Reserve for Surge and Cable ESD（Optional）”，也就是说抄板时可以选择不贴。这个“Optional”本身值得拆开讲。

TVS 的工作机制是：当网线端出现超过钳位电压的瞬态时，TVS 迅速导通，把能量泄放到地，把后续电路承受的电压限制在安全范围。它要不要贴，本质是产品使用环境的取舍。金属机箱加屏蔽 RJ45 座的产品，屏蔽层已经把绝大部分能量导到了机壳，变压器一次侧和二次侧之间又有足够隔离，TVS 贴了也几乎不会触发；但塑料外壳的消费级设备，或者网线经常热插拔、周围有电机继电器等浪涌源的环境，TVS 就是保命器件。

参考图留出 U7/U8 而不直接焊死，是在告诉硬件工程师：这不是功能选项，是环境与成本的取舍项。批量生产时省掉四颗 TVS 能省下不少 BOM 成本，但省之前必须确认产品的工作环境里不会出现高频浪涌。我一般会建议保守处理：低成本消费类可以不贴，但 PCB 焊盘必须保留，一旦现场出现 ESD 导致的网络瞬断，至少还能通过补焊救回来。

4. 时钟与配置通道：25MHz 晶体、93C 系列 EEPROM 与 Efuse 自动加载

4.1 晶体振荡与外部时钟注入：R38 那颗电阻承担什么角色

Controller 页的时钟部分，图面非常简洁：XTAL1 和 XTAL2 之间接一颗 25MHz 晶体 X1，旁边配两颗 27pF 负载电容，同时留了一行注释——Pin44-XTAL2 是外部时钟输入引脚，使用外部时钟源时必须加 R38。这颗 R38 在很多简化设计里会被直接忽略，但它恰恰是外部时钟方案能不能工作的关键。

理解 R38 的作用要先明白晶体模式的振荡机制。晶体模式下，芯片内部的反相放大器与外部晶体组成皮尔斯振荡电路，XTAL1 是放大器输入端，XTAL2 是反馈输出端，两颗 27pF 负载电容分别给两个方向提供相位补偿。这时候 XTAL2 节点呈现的是高阻抗的小信号振荡状态。一旦改成外部时钟注入，XTAL2 就从“反馈输出”变成“信号输入”，外部时钟源以低阻抗驱动这个节点。如果中间不加隔离电阻，外部时钟的低阻抗输出会直接和内部放大器反馈网络“抢”电平，造成振荡器无法稳定建立，时钟沿变缓、占空比漂移。

R38 这颗 510Ω 电阻的作用就是阻抗隔离。它把外部时钟源的输出阻抗抬高，让内部放大器不再看到一个被强驱动的低阻节点，同时也和引脚寄生电容构成一个低通滤波器，把高频谐波分量滤掉。所以参考图才强调“R38 is needed when using external clock source”——不加它，外部时钟能“响”，但相位噪声和抖动会直接恶化 PHY 的发送时序，表现出来是网络协商成功但吞吐浮动、延迟抖动大。

4.2 RSET 电阻的 2.49K 1%：为什么“所有应用”都不能动

Controller 页还有一条很容易扫过的注释：R15 的值应该用 2.49K（1%），而且“for all application”。这颗电阻接在 RSET 引脚到地之间，作用是设置 PHY 内部基准电流。PHY 发送器的输出摆幅、接收器的判决阈值，全部由这个基准电流镜像产生。

为什么精度要求是 1% 而不是 5%？因为 1000BASE-T 对差分输出电压有明确的模板要求，发射幅度既不能太大也不能太小。RSET 电阻的误差会直接等比例映射到发射电流上，用 5% 精度的电阻，发射幅度就可能落在模板边缘，连接建立时用一致性测试仪一测就 fail。硬件工程师最容易犯的错是“看起来差不多就换了”，这颗电阻换错精度，不会立刻断网，但会在长线、高温、串扰大的场景下首先崩溃。

4.3 EEPROM 与 Efuse：三种配置路径的加载机制

参考图第四页把配置方案的选项画得很细。RTL8111E/RTL8111F 支持三种：只用 EEPROM 不开 ASF 时，支持 93C56/66 选 R17，支持 93C46 选 R19；用 EEPROM 同时开 ASF 时，指定只用 93C66；不用 EEPROM 则走 Efuse 自动加载。RTL8105E 系列的选项相对少一些，只有 93C46A EEPROM 或 Efuse 两种。

这些 EEPROM 都是 3-wire 串行接口，接在 EEDI、EECS、EESK 三条线上。为什么 R17/R19 这两颗电阻能区分 EEPROM 型号？因为 3-wire 接口本身没有地址概念，芯片上电后靠片选 CS 和时钟 SK 的时序来推断存储容量，外部电阻改变了 EEDI/EESK 空闲电平或上电瞬间的采样状态，相当于告诉 PHY “你该按多大容量去读”。

Efuse 则完全不同。它是一种一次性可编程熔丝，出厂时烧好默认配置，板上不需要贴任何 EEPROM。但 Efuse 只能烧一次，MAC 地址出厂后就固定了，所以需要产线自定义 MAC 的场景仍然必须用 EEPROM。1.08 版变更说明里专门提到“RTL8111E-VL 和 RTL8111F 的 R17 必须用 1K”，这说明不同后缀型号对 EEPROM 识别电阻的要求是有差异的，抄板时不能跨型号照搬。

4.4 SMBDATA 下拉：Efuse 模式最容易忽视的隐患

1.03 版变更说明写了一条：“Modify Efuse Autoload Schematic, SMBDATA Pull Down”。这条修改在原理图上可能只体现为一颗不起眼的下拉电阻，但它背后的机制非常典型。

Efuse 模式下板上没有外部 EEPROM，SMBus 的两条线 SMBCLK/SMBDATA 理论上应该完全空闲。但如果 SMBDATA 悬空，开机瞬间 PCB 上的噪声耦合可能让这根线出现毛刺，芯片的自动加载逻辑会把毛刺误判成外部 EEPROM 的响应信号，结果是本该从 Efuse 读取的配置被噪声打断，MAC 地址漂移、PHY 寄存器值错乱。加一颗下拉电阻后，SMBDATA 空闲电平被钉死在低电平，加载逻辑就能明确识别“这条总线上没有任何外部器件”，老老实实走 Efuse 路径。

这颗下拉电阻的取舍也很微妙：下拉阻值太小，SMBus 正常通信时上拉电阻会和它分压，影响总线电平；阻值太大，又压不住噪声。参考图给出的是一个经过量产验证的平衡点，直接照抄是最稳的选择。

4.5 LED 驱动电阻的最小值限制

LED0、LED1/EESK、LED3/EEDO 这几个引脚是复用的，EEPROM 接口不用的时候可以配置成 LED 驱动。参考图给出了两条硬性要求：单色 LED 串联电阻必须大于等于 249Ω，双色 LED 支持大于等于 125Ω；双色 LED 只有在使用 EEPROM 的模式下才支持 LED0+LED1 或 LED0+LED3 组合。

这个最小电阻值可以用一个简单计算理解：

# LED 限流估算：VDD33 驱动，普通红/黄 LED 正向压降按 2.0V 估算 for r_limit in (249, 125): i_led = (3.3 - 2.0) / r_limit print(f"串联 {r_limit}Ω 时，LED 电流约 {i_led*1e3:.1f} mA")

算出来分别是 5.2mA 和 10.4mA。这说明 LED 引脚并不是大电流驱动脚，内部输出级只承受十几毫安级别，外部电阻放太小反而会让输出管超规格工作。为什么双色 LED 允许更小的电阻？因为双色模式通常是一颗 LED 内含两个发光管，内部结构不同，驱动电流需求更大。这个限制同时也解释了为什么复用引脚在 EEPROM 模式下和 Efuse 模式下行为不同——EEPROM 接口的时序只在启动时使用，之后引脚就释放给 LED 控制，而 Efuse 模式下引脚的默认状态不同，所以双色 LED 才被明确限定为“仅 EEPROM 模式支持”。

5. 避坑与排查：从版本 1.00 到 1.10，原厂在改什么

5.1 中心抽头按旧版本接成有源偏置，待机功耗偏高

现象：新做的网卡待机功耗比规格书高 100~300mW，插拔网线后待机电流变化明显，用手摸变压器附近能感觉到温热。 原因：照抄早期版本或其他系列的电路，中心抽头 MCT1~MCT4 接到了电阻分压网络或电源上，形成了一条持续导通的直流偏置路径。 解决：把四个中心抽头全部短接，经一颗 1uF 电容接到地，严格按 1.02 版之后的接法。改完后再量待机电流，功耗会回到规格范围内。

5.2 Efuse 模式下 MAC 地址漂移或寄存器读回错乱

现象：板上没有贴 EEPROM，靠芯片内置 Efuse 启动，结果 MAC 地址每次开机不一样，或者 PHY 寄存器读回值和预期不符。 原因：SMBDATA 悬空，开机瞬间总线噪声被自动加载逻辑误判为外部 EEPROM 的响应，导致加载过程被噪声打断。 解决：给 SMBDATA 加一颗下拉电阻，把空闲电平钉在低电平。这是 1.03 版变更说明里明确修过的问题，直接采用新版本的原理图即可。

5.3 内部开关稳压器模式下芯片发烫、伴随高频啸叫

现象：选用内部 buck 供电，上电后芯片附近温度异常高，耳朵贴近板子能听到微弱的高频啸叫。 原因：LX 引脚外接电感没有按原厂 AVL 选型，电感值偏离 2.2uH/4.7uH 的指定范围，或者 Cout/Cin 电容用了 Y5V 等高温漂介质，开关环路相位裕量不足，进入不稳定状态甚至振荡。 解决：电感严格按参考图和 Layout Guide 的 AVL 选型，滤波电容用 X5R 介质，容量和耐压不要随意改。啸叫通常就是电感磁芯在环路失稳时发出的音频振动，换回指定参数后即消失。

5.4 外部时钟注入后吞吐抖动、延迟异常

现象：主板提供外部 25MHz 时钟，网络能正常协商但延迟抖动大，长时间打流吞吐达不到线速。 原因：外部时钟直接接到了 XTAL2 引脚，没有串接 R38。外部时钟源低阻抗输出与内部振荡器反馈网络互相干扰，时钟沿质量变差。 解决：在外部时钟注入路径上串入 510Ω 电阻，并且这段走线要短、远离电感等磁场源。时钟节点属于敏感模拟信号，加电阻后抖动问题通常会明显改善。

5.5 在新设计中保留 14.318MHz 晶体，白白增加 BOM

现象：参考旧平台设计时保留了两颗晶体，25MHz 加 14.318MHz，PCB 面积紧张，BOM 成本也高。 原因：14.318MHz 是旧时代为音频/视频解码提供的伴随时钟，对纯网卡功能没有意义。1.07 版变更说明明确写了“Remove XTAL14.318M from XTAL Circuit”，说明原厂自己在后续版本里已经删掉了这颗晶体。 解决：只用 25MHz 单晶体，删掉 14.318MHz 的位置。如果产品没有其他需要该频率的器件，保留它就是纯浪费。

这五条避坑记录有一个共同特征：它们都不会让网卡“完全不通”，而是让网卡“在特定条件下不稳定”。这种问题最难排查，因为复现要靠环境、温度和运气。参考图的 Change Notes 把这些记录按版本号排好，本质上就是原厂给的一份可靠性问题清单。

6. 参考原理图的价值不在“抄”，而在读懂它改了什么

站在 1.00 到 1.10 的完整演进史往回看，这十次修订可以当成一次真实的设计复盘来读。电源页的改动频率最高——电容改名对齐 Layout Guide、增加电源时序注释、调整 Lx 值和删减特定型号的电容，这说明了电源部分是自由度最差、最容易出问题的环节；中心抽头接法只改了一次，但这次改动专门为功耗优化，说明一个看起来理所当然的偏置网络，可能会让整块板的待机功耗翻倍；EEPROM/Efuse 部分改了多次——SMBDATA 下拉、R17 阻值、R11 的取舍，每条都对应一条产品线在量产阶段暴露出来的真实问题。

读参考图有一个我坚持用的三步法。第一步先读 Change Notes，把“后来修过什么”标出来，这些位置就是原厂替你踩过的坑；第二步画电源树，把所有可选供电模式、去耦要求和时序约束理清楚，电源不稳的信号链一定稳不了；第三步才去看信号路径本身，做阻抗、等长和回流分析。过去我拿到新原理图总是先盯着网络变压器和 MDI 走线看，被电源时序问题坑过两次之后，这个顺序已经固化成习惯了。每次改板强制走一遍这三步，基本能在打样之前把八成隐患挡在门外。

希望这份对参考原理图底层逻辑的拆解，能让你下一次拿到类似设计时，不是急着照抄，而是先问一句：这一版为什么这么改？

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