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1. 什么是脉动阵列？它不是“AI芯片”的装饰词，而是算力爆发的底层引擎

你可能在最近几篇技术报道里反复看到“脉动阵列”这个词——它常和“国产AI芯片”“大模型加速”“能效比突破”一起出现，听起来像某种新潮设计语言。但我要先说清楚：脉动阵列不是营销话术，也不是芯片上画几条波浪线的视觉设计，它是真实存在于硅片之下的、一种有明确数学定义、物理实现和性能边界的计算架构范式。它解决的核心问题非常朴素：当矩阵乘法（尤其是GEMM）成为AI推理与训练中90%以上计算负载时，如何让数据在计算单元之间“少跑路、不堵车、不空转”。

我第一次在某高校实验室看到脉动阵列的RTL仿真波形图时，最震撼的不是它的速度，而是它的“节律感”——数据像被编排好的舞者，在固定节奏下，沿着预设通道，一格一格、同步推进。没有总线仲裁的争抢，没有缓存命中的焦虑，没有指令解码的等待。它把“计算”这件事，从“随机访问+条件跳转”的通用逻辑，拉回到“确定性流动+空间复用”的物理本质。这正是它能在同等工艺节点下，把能效比（TOPS/W）推高3~5倍的关键：功耗的大头从来不是ALU开关，而是数据搬运。脉动阵列干的，就是把搬运距离压缩到极致。

这个架构的名字“脉动”，直译自英文“Systolic”，本意是“心缩期”，医学上指心脏收缩泵血的阶段。类比过来，就是数据像血液一样，在阵列的“血管”（互连通路）中，按固定节拍（时钟周期）被“泵送”到每个计算单元（PE）。它不依赖复杂的控制逻辑去调度数据，而是靠空间布局和时序设计，让数据“自己走到该去的地方”。所以，当你听到“某款AI芯片采用脉动阵列设计”，真正该关注的不是它叫什么，而是它阵列的规模（比如256×256 PE）、数据通路宽度（是8bit还是16bit激活值）、权重驻留策略（是全加载进片上SRAM，还是分块流式加载），以及最关键的——它如何与片上内存（如TCAM或HBM控制器）协同，避免“喂不饱”计算单元。

对工程师而言，理解脉动阵列，就是理解AI芯片的“肌肉组织”；对产品经理而言，它决定了你宣称的“128TOPS算力”在真实模型（如ResNet-50或Llama-2-7B）上能跑出多少有效吞吐；对投资人而言，它背后是IP壁垒、流片良率和算法适配成本的综合体现。它不是万能钥匙，但绕开它谈AI芯片性能，就像只看汽车外观谈百公里加速——热闹，但没抓住要害。

2. 脉动阵列的设计哲学：为什么放弃“通用”，选择“定制”？

2.1 通用CPU的困境：数据在“迷宫”里兜圈子

要真正明白脉动阵列的价值，得先看清它要替代的对象——传统冯·诺依曼架构下的通用处理器。想象一个典型的CPU执行矩阵乘法A×B=C的过程：假设A是1024×1024，B是1024×1024，结果C也是1024×1024。CPU需要：

1. 从主存（DDR）读取A的一行（1024个元素）→ 加载到L3缓存；
2. 再读取B的一列（1024个元素）→ 加载到L2缓存；
3. 将A的行和B的列逐个相乘累加 → 在寄存器中完成计算；
4. 将结果写回L2/L3 → 最终刷回DDR。

这个过程里，真正用于乘加运算（MAC）的时间占比可能不到10%。其余90%时间花在了哪里？数据在各级缓存、总线、内存控制器之间反复搬运、等待、冲突、重试。每一次DRAM访问，延迟高达数百纳秒；而一次32位整数乘加，现代CPU核心只需不到1纳秒。这就是著名的“内存墙”（Memory Wall）问题。脉动阵列的设计起点，就是彻底重构这个数据流。

2.2 脉动阵列的破局点：把“搬运”变成“散步”

脉动阵列的解决方案极其“反直觉”：它不追求单个计算单元（PE）的极致频率，而是构建一个巨大的、规则的二维计算网格。每个PE只做最简单的事：接收来自“左邻居”的A元素、来自“上邻居”的B元素，完成一次乘加，并将累加结果传给“右邻居”，同时将A元素传给“右邻居”，将B元素传给“下邻居”。

提示：这个数据流动模式是脉动阵列的“灵魂”。它意味着：

• A矩阵的数据沿水平方向（行）脉动；
• B矩阵的数据沿垂直方向（列）脉动；
• 累加结果C则沿对角线方向汇聚。
  这种确定性流动，让所有数据路径长度完全一致，消除了随机访存带来的延迟抖动。

我们来算一笔账。假设一个128×128的脉动阵列，处理两个128×128的矩阵相乘：

• 启动延迟（Latency）：数据需要“填满”整个阵列才能开始输出第一个结果。对于128×128阵列，填满需要128+128-1=255个时钟周期。
• 持续吞吐（Throughput）：一旦填满，每个时钟周期就能输出一个C矩阵的元素。因此，处理完全部128×128=16384个结果，总共需要255 + 16384 = 16639个周期。
• 对比CPU：一个4GHz的CPU核心，单周期执行1次MAC，理论上需要16384个周期，但实际因缓存缺失、分支预测失败等，往往需要数万甚至数十万周期，且功耗是阵列的数倍。

关键在于，脉动阵列的“吞吐”是恒定的、可预测的。它把计算任务，从“时间维度上的串行调度”，变成了“空间维度上的并行展开”。这正是AI负载（高度规则、数据复用率高）所渴求的。

2.3 架构权衡：牺牲灵活性，换取确定性与能效

当然，天下没有免费的午餐。脉动阵列的“定制化”也带来了显著约束：

• 数据格式强绑定：它天然适合定点数（INT8/INT16）运算。浮点（FP16/FP32）虽然也能做，但会大幅增加PE面积和功耗，削弱其能效优势。这也是为什么主流AI芯片（如某知名云端芯片）的脉动阵列默认配置为INT8，而FP16则由另一套更灵活的向量单元处理。

• 矩阵尺寸敏感：阵列大小（M×N）决定了它能高效处理的最大矩阵尺寸。处理远小于阵列的矩阵（如32×32），大量PE处于空闲状态，利用率暴跌。因此，实际芯片中，脉动阵列常配合“分块计算”（Tiling）和“循环展开”（Loop Unrolling）的编译器技术，将大模型的计算图自动切分成适配阵列尺寸的子任务。

• 控制逻辑简化，但编程模型复杂：它没有复杂的分支预测器、乱序执行引擎。这意味着，你不能像写C代码一样直接“for循环”调用它。它需要专用的编译器（如某公司自研的TVM变体）将高级框架（PyTorch/TensorFlow）的计算图，映射成精确的“数据注入序列”和“PE使能掩码”。这增加了软件栈的开发门槛，但换来了硬件层面的极致效率。

我个人在参与一个边缘端语音识别芯片项目时，就深刻体会到这种权衡。我们曾试图用脉动阵列直接跑一个带大量if-else分支的自定义后处理模块，结果编译器花了3天都没生成有效调度，最终不得不把这部分逻辑剥离，交给旁边一个小型RISC-V核去处理。脉动阵列不是万能的“计算大脑”，它是专精于“海量规则计算”的“超级肌肉”。明确这一点，是所有后续设计决策的前提。

3. 脉动阵列的核心实现细节：从原理图到硅片的硬核拆解

3.1 基础单元（PE）：一个“三进三出”的微型工厂

脉动阵列的最小构成单元是Processing Element（PE），它绝非一个简单的乘加器。一个工业级的PE，通常包含以下核心模块：

一个典型的PE，在28nm工艺下，面积约为0.02mm²。一个1024×1024的巨型阵列，光PE就占掉20mm²以上，这还不包括互连网络和控制逻辑。因此，PE的微架构设计，是芯片面积与性能博弈的第一线。我见过最精巧的设计，是将乘法器和加法器的时序路径做了深度优化，让整个PE的关键路径（Critical Path）刚好卡在1GHz时钟周期内，从而在保证频率的同时，将面积压到极限。

3.2 互连网络（Interconnect）：阵列的“血液循环系统”

如果说PE是“细胞”，那么互连网络就是连接所有细胞的“血管”。它的设计直接决定了阵列能否真正“脉动”起来。主流方案有三种：

1. 全定制Mesh网络（最常见）：每个PE通过短导线直接连接其上下左右四个邻居。优点是延迟极低（1个周期），布线规则，易于时序收敛。缺点是长距离通信（如左上角到右下角）需要O(N)跳数，且布线资源消耗巨大。这是绝大多数商用AI芯片的选择，因为它与脉动数据流完美契合。

2. NoC（Network-on-Chip）：引入路由器（Router），支持任意两点间通信。优点是灵活性高，可支持非脉动模式（如向量运算）。缺点是每个Router带来额外1~2个周期延迟和显著面积开销，破坏了脉动阵列的确定性时序优势。通常只在高端芯片中作为“补充网络”存在。

3. 全局总线（Global Bus）：所有PE共享一条高速总线。优点是布线简单。缺点是严重的拥塞瓶颈——当所有PE都想在同一周期读取同一个权重块时，总线立刻成为性能天花板。这在脉动阵列中是不可接受的，因此基本被淘汰。

注意：互连网络的金属层（Metal Layer）选择至关重要。为了降低RC延迟，高端芯片会使用铜互连+低K介质，并将关键的“脉动数据线”布置在顶层厚金属（如M8/M9）上。我在一次流片后的问题排查中发现，某批次芯片的TOPS指标波动很大，最后定位到是M7层的CMP（化学机械抛光）工艺偏差，导致部分区域的互连电阻偏高，影响了数据同步精度。这提醒我们，脉动阵列的性能，一半在RTL代码里，另一半在晶圆厂的工艺控制里。

3.3 片上存储（On-chip Memory）：喂饱阵列的“粮仓”

再强大的肌肉，没有充足的能量供应也白搭。脉动阵列的“能量”，就是权重（Weights）和激活值（Activations）。它们必须以极高的带宽、极低的延迟，源源不断地注入阵列。这就催生了AI芯片中独特的存储层次：

• Weight SRAM（权重SRAM）：位于阵列上方或左侧，容量从几百KB到数MB不等。它通常是“只读”的，因为权重在推理阶段是固定的。设计重点是读带宽。一个128×128阵列，若每个PE每周期需要1个权重，那么Weight SRAM的峰值读带宽需达到128×128×(位宽) bps。例如，INT8权重，带宽需达131GB/s。这通常通过将SRAM分割成多个Bank，并行访问来实现。

• Activation Buffer（激活缓冲区）：位于阵列下方或右侧，用于暂存输入特征图和中间结果。它需要读写双向高带宽。设计难点在于“乒乓操作”（Ping-Pong）——当一组数据在阵列中计算时，另一组数据正在被加载，以实现无缝流水。这要求Buffer至少有2个独立的、bank化的存储体。

• Unified Buffer（统一缓冲区）：更先进的设计，将Weight和Activation合并到一个大SRAM池中，由智能调度器动态分配。好处是资源利用率更高，坏处是控制逻辑极其复杂，且容易因调度失误导致阵列饥饿。

实测下来，一个设计不良的存储子系统，能让脉动阵列的理论算力打五折。我曾调试过一款芯片，其标称INT8算力为64TOPS，但在运行ViT模型时，实测只有28TOPS。用逻辑分析仪抓取SRAM访问波形，发现权重加载存在严重“空档期”——编译器生成的调度序列没有充分利用SRAM的bank并行性。最终，通过修改编译器的内存访问模式（从“行优先”强制改为“Z字形”），性能提升了37%。这再次印证：脉动阵列的性能，是硬件、编译器、算法三者深度耦合的结果，缺一不可。

4. 从纸面到产品：脉动阵列在真实AI芯片中的落地挑战与实战经验

4.1 编译器：连接算法与硅片的“翻译官”

脉动阵列再强大，如果编译器无法把它“翻译”出来，它就是一块昂贵的硅。编译器是整个技术栈中最神秘、也最关键的环节。它的工作流程大致如下：

1. 图优化（Graph Optimization）：接收ONNX或TFLite模型，进行算子融合（如Conv+BN+ReLU融合为一个大算子）、常量折叠、死代码消除。
2. 算子映射（Operator Mapping）：将融合后的算子，匹配到硬件支持的原语（Primitive）。例如，一个Conv2D会被映射为一系列GEMM调用。
3. 数据分块与调度（Tiling & Scheduling）：这是最核心的一步。编译器需要决定：
   • 如何将一个大卷积核（如7×7）和输入特征图（如224×224），切割成适配脉动阵列尺寸（如128×128）的小块（Tile）？
   • 每个小块的数据，应该以什么顺序、在什么时刻，注入阵列的哪个位置？
   • 如何安排权重加载、激活值加载、结果写回的时序，以最大化PE利用率，最小化存储访问冲突？

这个过程涉及大量的组合优化问题，通常采用启发式搜索（Heuristic Search）或机器学习（ML-based Search）来寻找近似最优解。某头部公司的编译器，其调度搜索空间高达10^20，普通服务器跑一周都搜不完。他们最终采用了“分层搜索”策略：先粗粒度确定分块策略，再细粒度优化数据流。

实操心得：编译器不是“黑盒”。我们在调试一个Transformer模型时，发现Attention层的QKV计算性能很差。用编译器提供的可视化工具（如graphviz导出调度图），发现它把Q、K、V三个矩阵的计算强行串行化了。手动在模型中插入torch.compile的mode="reduce-overhead"提示，引导编译器将它们并行调度，性能直接翻倍。学会阅读编译器的调度日志和可视化图，是发挥脉动阵列潜力的必备技能。

4.2 物理实现（Physical Implementation）：在方寸之间驯服电磁波

当RTL代码通过功能验证后，就进入了物理实现（Synthesis, PnR）阶段。这对脉动阵列是地狱级考验：

• 时序收敛（Timing Closure）：脉动阵列的互连网络是巨大的、规则的、长距离的连线集合。在高频（如1GHz）下，信号从阵列一端传到另一端，可能产生数纳秒的skew（偏斜）。这会导致数据在错误的时钟沿到达PE，引发计算错误。解决方案是：

  • 时钟树综合（CTS）：设计一棵极度平衡的时钟树，确保所有PE的时钟信号到达时间差（Skew）小于100ps。
  • 布线优化（Routing Optimization）：对关键的“脉动数据线”，使用“屏蔽线”（Shielding）和“等长布线”（Length Matching）技术，抑制串扰和延迟差异。

• 功耗分布（Power Distribution）：当整个阵列在1GHz下全速运行时，瞬时电流需求巨大，可能导致局部电压跌落（IR Drop），进而引发时序违例。因此，电源网络（Power Grid）的设计必须异常 robust。通常采用“网格状”（Mesh）电源网络，并在每个PE附近放置去耦电容（Decoupling Capacitor）。

我亲身经历的一次流片失败，根源就在物理实现。初版芯片在FPGA原型上功能完美，但流片回来后，只有阵列中心区域的PE能正常工作，边缘PE大量出错。用电子显微镜（SEM）检查，发现是后端布线时，为了节省面积，将部分数据线布在了低层金属（M3/M4），其电阻过高，导致信号衰减严重。最终，通过强制将所有关键数据线提升到M7层，并增加电源线密度，问题才得以解决。这教训很痛：脉动阵列的物理实现，不是“把图连通就行”，而是要在电磁学、热力学、材料学的多重约束下，找到那个唯一的、脆弱的平衡点。

4.3 系统集成：让脉动阵列成为“交响乐团”的一员

一块AI芯片，脉动阵列只是主角之一。它必须与以下模块无缝协作：

• CPU/RISC-V核：负责系统控制、任务调度、非规则计算（如Softmax、LayerNorm）。它与脉动阵列的通信，通常通过一个高效的DMA（Direct Memory Access）引擎完成，避免CPU干预数据搬运。

• 视频编解码单元（VPU）：在智能摄像头等场景，原始图像数据需要先经VPU解码，再送入脉动阵列处理。两者间的带宽和延迟必须匹配，否则VPU成了瓶颈。

• PCIe/AXI总线接口：负责与主机（Host）交换数据。一个128TOPS的芯片，若PCIe带宽只有16GB/s，那它大部分时间都在等数据，算力再高也无用。因此，高端芯片普遍采用PCIe 5.0 x16（64GB/s）或自研高速接口。

• 片上网络（NoC）：作为上述所有模块的“高速公路”，NoC的带宽和仲裁策略，决定了整个芯片的系统级性能。一个设计不佳的NoC，会让脉动阵列、VPU、CPU互相抢带宽，造成“木桶效应”。

在某款车载ADAS芯片的系统联调中，我们曾遇到一个诡异现象：单独跑CNN模型，性能达标；单独跑LSTM模型，也达标；但两者并发时，整体性能暴跌40%。最终定位到是NoC的仲裁器（Arbiter）策略过于保守，当CNN的DMA突发流量（Burst Traffic）到来时，它会暂时“冻结”LSTM的请求，导致LSTM核长时间空等。解决方案是修改仲裁器的QoS（服务质量）策略，为不同模块设置不同的优先级和带宽保障阈值。这说明：脉动阵列的威力，只有在和谐的系统交响中，才能被完整释放。

5. 常见问题与实战排查技巧：那些手册里不会写的“坑”

5.1 性能远低于标称值？先查这三件事

标称算力（如“INT8 128TOPS”）是在理想条件下（完美数据复用、无存储瓶颈、100% PE利用率）测得的峰值。现实中的性能损失，往往有迹可循。我的排查清单如下：

有一次，客户反馈某款芯片在运行YOLOv5时，FPS只有预期的60%。我第一反应不是怀疑硬件，而是抓取了PMU数据。结果显示DDR_READ_BYTES高达8GB/s，而芯片的DDR带宽理论峰值是12GB/s。这说明问题不在芯片内部，而在数据供给端。进一步检查发现，客户的图像预处理（Resize, Normalize）是在CPU上做的，且未做内存对齐（Alignment），导致每次DMA传输都触发了额外的cache line填充。将预处理移到VPU上，并确保输入buffer地址按256字节对齐后，FPS立刻回升到95%。性能问题，80%出在“芯片之外”。

5.2 “结果偶尔出错”？小心这些隐性陷阱

脉动阵列的确定性，是建立在严格的时序和信号完整性基础上的。任何微小的偏差，都可能导致“偶发性错误”，这类问题最难复现和定位。

• 亚稳态（Metastability）：当异步信号（如来自外部传感器的中断）被采样进脉动阵列的同步域时，若违反建立/保持时间，会进入亚稳态，导致一个周期的随机输出。这在低概率下表现为“某个像素识别错了”。解决方案是：所有跨时钟域（CDC）信号，必须经过至少两级触发器（2-stage synchronizer）进行同步。

• 工艺角（Process Corner）漂移：芯片在不同工艺角（如FF, SS, FS）下，晶体管的开关速度不同。在SS（Slow-Slow）角下，原本在1GHz下稳定的路径，可能出现时序违例。因此，签核（Sign-off）必须在SS角下进行。我曾见过一个芯片，在FF角下完美运行，但在SS角下，阵列边缘的PE开始出错，原因是互连延迟在SS角下被放大了。

• 温度梯度（Thermal Gradient）：芯片中心区域功耗高、温度高，晶体管速度变慢；边缘区域温度低，速度相对快。这会造成同一时钟域内，不同区域的时序裕量（Timing Margin）不一致。高端芯片会集成数十个温度传感器，并动态调整局部电压（AVS, Adaptive Voltage Scaling）来补偿。

排查技巧：当遇到偶发错误时，不要急于改代码。先做三件事：1）降低芯片工作电压（VDD），看错误率是否上升（如果是，则大概率是时序问题）；2）升高环境温度，看是否更容易复现（如果是，则指向温度敏感问题）；3）用逻辑分析仪捕获错误发生前几个周期的信号波形，重点关注时钟、复位和关键数据线的边沿质量。大多数“玄学Bug”，都是物理世界在向你发出警告。

5.3 编译器报错“无法调度”？试试这些“野路子”

编译器报错"Failed to schedule operator on systolic array"，是开发者最头疼的报错之一。官方文档往往只告诉你“模型太复杂”，但没说怎么改。我的经验是：

• “切一刀”：对超大模型（如Llama-3-70B），不要试图一次性编译整个模型。用torch.export或onnx.split，将其按层（Layer）或按模块（Block）切分成多个子图，分别编译，再用CPU核做结果拼接。虽然增加了CPU开销，但能100%保证每个子图都能被调度。

• “降一维”：某些算子（如ScatterND,DynamicSlice）天生不适合脉动阵列。与其硬刚，不如在模型训练时就规避。例如，用torch.gather替代torch.scatter；用静态shape的torch.narrow替代动态shape的torch.slice。

• “骗一骗”：编译器有时会因为输入shape的不确定性（如batch size为-1）而放弃优化。可以在模型输入处，用torch.jit.script的@torch.jit.export装饰器，明确标注输入的shape范围，或者在编译时用--input-shape="1,3,224,224"等参数固化shape。

最后分享一个“神技”：当所有方法都失效时，可以尝试将问题算子用torch.compile的backend="inductor"先行编译，生成一个高性能的CUDA kernel，然后把这个kernel的二进制，作为一个“黑盒”算子，注册到AI芯片的运行时（Runtime）中。这样，脉动阵列处理它擅长的部分，而这个“刺头”则交给更灵活的GPU-like单元去处理。工程的本质，不是追求理论完美，而是在约束条件下，找到那个最务实、最快速的解。

6. 脉动阵列的未来：不是终点，而是AI芯片演进的新起点

脉动阵列已经证明了其在AI计算领域的巨大价值，但它绝非终点。站在2024年回望，它的演进正呈现出几个清晰的方向：

• 从“静态”到“动态”：传统脉动阵列的尺寸和数据流是固定的。下一代设计正探索“可重构脉动阵列”（Reconfigurable Systolic Array），通过可编程的互连开关（Switch Box），让同一个物理阵列，能根据当前任务，动态配置成128×128的GEMM阵列，或64×256的向量阵列，甚至是一个1024点的FFT蝶形运算单元。这极大地提升了硬件的通用性，但代价是增加了开关的面积和功耗。

• 从“数字”到“存算一体”（PIM）：脉动阵列的终极瓶颈仍是“数据搬运”。存算一体技术，试图将计算单元直接嵌入存储单元（如SRAM Bitcell）内部，让数据“在原地计算”。这可以将能效比再提升10倍以上。目前，基于SRAM的PIM已在实验室演示，但其精度、良率和编程模型仍是巨大挑战。脉动阵列，或许会成为通往PIM时代的“过渡桥梁”。

• 与AI算法的深度协同：未来的AI芯片，将不再是一个被动的“算力提供者”。它会与算法研究深度耦合。例如，算法研究员在设计新模型时，会直接考虑“该模型在128×128脉动阵列上的调度效率”，主动引入稀疏性（Sparsity）、量化友好结构（Quantization-Friendly Architecture），甚至为硬件定制新的算子（如FlashAttention的硬件原语）。这是一种“软硬协同设计”（Co-Design）的新范式。

我个人在参与一个新型神经网络架构项目时，就深刻感受到这种变化。我们不再问“这个模型能不能跑在芯片上”，而是问“为了让这个模型在脉动阵列上跑得最快，它的权重应该是什么分布？它的激活值应该用什么量化策略？它的计算图应该怎样重组？”硬件不再是一个待适配的“靶子”，而是一个共同进化的“伙伴”。这种思维转变，才是脉动阵列带给整个AI产业最深远的影响。

最后再分享一个小技巧：如果你正在评估一款标称“采用脉动阵列”的AI芯片，不要只看它的TOPS数字。请务必要求厂商提供一份《典型模型实测报告》，里面至少包含ResNet-50、YOLOv5s和一个小型Transformer（如BERT-tiny）在INT8精度下的实测FPS、功耗和内存占用。并亲自用他们的SDK跑一遍。因为，所有关于脉动阵列的华丽辞藻，最终都要落在这一行行真实的、可测量的数字上。这才是工程师的信仰。