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“数字地和模拟地怎么接”，这句话我至少被问过五十遍。你可能也在原理图里画了两个地网络，一块叫AGND，一块叫DGND，然后开始纠结它们该在哪一点连起来，要不要放磁珠，还是干脆把PCB的铜皮一分为二。我见过不少这样的板子，最后在EMC测试报告面前翻车，超标的频率点还往往不在电源上，而在那些你自以为“隔离得很干净”的缝隙附近。

这篇内容我想把数字地、模拟地和EMC设计之间的关系讲透。它会告诉你在什么情况下“分割地平面”是错的，在什么情况下单点接地确实有用，以及一块混合信号PCB到底应该怎么规划接地，才能既让EMC测试顺利通过，又让ADC数据不再被噪声折磨。内容主要来自我做过的实际项目、见过的整改记录，以及反复验证过的布局规则，不是教科书式的教条。

1. “数字地”与“模拟地”：这不是一道“要不要分开”的选择题

很多人把数字地和模拟地当成了两个物理上必须隔离的区域，仿佛中间切开一条沟，数字噪声就不会跑进模拟电路。实际上这个理解从一开始就跑偏了。数字地和模拟地本质上都来源于同一个参考电位，就是电路里的0V。问题不在于“它们是不是同一个地”，而在于“这段时间里这个参考面上有多少不受控的电流在走”。

1.1 一次EMC测试失败的真实现场

我印象很深的是一个测量类仪表的案子。板上有精密ADC在采传感器信号，还有MCU、显示屏排线、几个数字接口。第一版设计得很“标准”：PCB正中间挖了一条隔断带，左边模拟区，右边数字区，AGND和DGND在电源入口附近通过一颗0欧电阻单点相连。原理图看起来没什么问题，可样品送进实验室就出事了。

辐射发射在中高频段明显超标，具体是80MHz到200MHz这个范围，扫出来好几个尖峰。更诡异的是，ADC在采集的时候偶发性出现周期性毛刺，虽然不影响主功能，但精度根本达不到标称值。后来我们把近场探头贴在板子上慢慢扫，发现能量最集中的地方不是DC-DC电感，也不是时钟线，而是那条“隔离带”旁边的一根ADC输入走线——它恰恰跨过了分割缝隙。

这种问题在电磁兼容里实在太典型了。你越是想把数字地和模拟地“物理隔离”，数字信号回流的路就越绕，绕出来一个大环，这个大环就是个天线。

1.2 数字地噪声到底是什么：不是“脏”，是瞬态电流

想理解问题，先得知道数字地噪声是怎么来的。数字芯片内部有成千上万个门电路，每一次翻转，都会对寄生电容和栅极充电放电。这个充电电流非常陡，持续时间只有纳秒级，di/dt大得吓人。

地平面不是理想导体，它是有阻抗的。直流电阻虽然只有几毫欧到几十毫欧，但高频环境下，感抗占主导。一个过孔、一小段铜皮、甚至一个连接器的针脚，都会有纳亨到数纳亨的电感。瞬态电流流过这些阻抗，就会在局部地电位上砸出一个尖峰。这就是我们常说的地弹（ground bounce）。

所以数字地噪声的本质，是一条地铁线高峰期的拥挤状态：不是某个固定的“脏电平”，而是流动着的、随逻辑翻转不断变化的电流。数字电路对这个噪声不敏感，因为它的逻辑电平阈值窗口大，毫伏级的扰动不影响1和0的判断。但模拟电路不是这样，它可能连微伏级的变化都要分辨。

用生活里的例子来说，数字地就像一条到处都在放烟花的人群广场，模拟地是你旁边那把测量声音的仪器。你要做的不是把广场和仪器之间用墙隔开，而是别让广场上的人流从你仪器底下经过，也别把仪器的信号线拖到广场中间去。

1.3 模拟地的真实诉求：要的是低噪声参考，不是绝对隔绝

模拟电路最怕的不是“模拟地上有数字噪声”，而是参考电平漂移。当一个微弱信号被放大1000倍时，地平面上的1mV波动力经过差分或仪表放大器后，在某些拓扑里会直接等价成输入信号变化，或者以共模形式耦合到放大电路里，导致输出误差。

模拟地需要的不是一堵墙，而是一个稳定的、低阻抗的参考面。只要回流路径能被限制在局部小环路内，模拟前端周围的地电压波动就能保持在一个可以接受的量级。

这里有个关键认知：很多混合信号器件，比如ADC、DAC，内部模拟地和数字地最终是连在同一个衬底或基板上的。芯片引脚上虽然分开了AGND和DGND，封装内部却早已“汇合”。你把封装外面的PCB地硬生生劈成两半，实际上是让芯片内部的数字电流回流到外部时找不到近路，被迫绕一圈，反而制造了更大的回路。

所以“数字地和模拟地要不要分开”这个问法本身就容易把人带沟里。更准确的问题是：整个参考平面上，哪些电流回路可以做到不互相干扰，同时在空间上怎么安排最有利于回流路径最短。

2. 分割地平面不是“隔离”，是制造环形天线

我见过太多工程师把“分隔地平面”当作EMC设计的银弹。画一条隔离带，或者开一个槽，看着PCB上泾渭分明，心里很踏实。但在实际测试中，这种设计往往是辐射超标的元凶。

2.1 回流路径为什么绕路

任何信号从驱动器出发，经过走线到达接收端，电流都必须形成一个闭合回路。也就是说，信号的返回电流一定在地平面（或者电源平面）上走，从接收端再流回驱动器。返回电流并不是老老实实找直流电阻最小的路径，它遵循的是最小电感原则，也就是紧贴在信号走线正下方的参考平面上走。因为这样，整个信号回路包围的面积最小，环路电感最小。

一旦你在参考平面上挖了一条沟，问题就来了：正下方的“近路”没了，返回电流只能绕道，沿缝隙边缘绕上一圈再回去。这一绕，信号回路面积从原来的“走线下面一点”，变成“走线到缝隙边缘再回来”的巨大框框。回路面积变大，环路电感变大，整个回路变成一个高效的环形天线，在信号频率及其高次谐波上往外辐射能量。

这就好比你本来从客厅直接走到厨房，只有两步路。结果地板中间被挖了一条沟，你被迫绕到阳台再拐进厨房，不仅路程远了，还得路过卧室和卫生间，把整个屋子都折腾了一遍。

2.2 跨分割走线的辐射机理和阻抗突变

分割地平面最致命的是跨分割走线。只要有一根数字信号线跨过分割缝隙，它就会成为整个PCB上最显眼的辐射源。原因就是刚才说的回流路径绕行。

更麻烦的是，跨分割处走线的参考平面不连续，信号感受到的瞬态阻抗会发生突变。走线在该处的特征阻抗不再等于设计值，信号会出现反射、振铃、过冲，这些又产生额外的噪声和辐射。很多人以为跨一下没事，因为走线很短，但在高频电路里，哪怕是5mm的跨分割，也足以让一个设计从“勉强能看”变成“EMC测试不过”。

我在实际测试中还发现一个规律：跨分割走线造成的辐射通常不是单一的基频，而是基频的多次谐波叠加，表现为测试报告上一串等间距的尖峰，很有辨识度。如果你在EMC测试报告上看到这种“梳状”频谱，先别急着换电源芯片，回板子上找找有没有跨分割的信号线，往往会一抓一个准。

下表可以方便地对连续地平面和分割地平面做一个直观比较：

2.3 单点连接和磁珠的正确打开方式与误区

接下来聊一个争议点：AGND和DGND之间到底该不该接磁珠，或者0欧电阻。我的结论是：分场景，但大多数混合信号PCB上不需要，也不应该。

磁珠的本质是一个频率相关的电阻，它对高频噪声有衰减作用，但也意味着它会在地平面之间引入额外的阻抗。两片地只要存在阻抗差，高频回流电流流过时就会产生电压差。你原本想让数字噪声被磁珠滤掉，结果数字电流被堵住后绕更远的路回流，辐射更大。而模拟地和数字地的电位一旦被磁珠拉出明显的压差，模拟基准电平也会跟着漂，ADC精度反而变差。

0欧电阻和直接短接在直流上没有区别，它通常只是为了方便调试时断开测量，或者制造一个人为的“单点汇合点”。如果用它来接一块被物理分割的模拟地和数字地，等于告诉所有回流电流：“你们都在这个点汇合”。但高频电流不听纸面指令，它在任何可能的地方都会走。位于物理不同区域的两块铜皮，即使只有一点相连，它们之间形成的环路也不可避免。

那单点接地和磁珠什么时候有用？真正有用的是隔离系统，比如你用了变压器、光耦，或者做了电气隔离的电源，那两侧地是彻底分开的，各自独立回流。另一种是低频模拟电路（比如音频）和数字大电流电路混在一起，且模拟信号不跨分割，地平面可以用星形单点汇接。磁珠适合用于小区域、低噪声容限的模拟电源处理上，比如给模拟前端供电的电源路径上串联磁珠，配合电容形成LC滤波，而不是把两块地大面积隔开再串一颗磁珠。这两者的区别，很多人踩坑。

3. 正确接法：完整地平面加分区布局

讲了这么多错误做法，那到底怎么接才是对的？一句话能概括：分区不分割，所有地保持连续，靠布局来隔离，不靠开槽来隔离。

3.1 分区不分割：两个区域共享同一个参考面

我一直建议混合信号PCB尽量采用完整的参考地平面，尤其是第二层或相邻层，保证整块铜皮连续。模拟电路和数字电路虽然都在同一个平面上，但物理位置分开布局，各自的电流回路在自己的区域内闭合，不跨界，不交叉。

区域划分是有讲究的。按信号流向来排，通常是连接器和电源入口在一侧，数字电路和模拟电路各自占用一个区域，且模拟区尽量远离DC-DC电感、大电流开关节点和时钟源。如果一个板子空间允许，最好的布局其实是在电源入口附近放数字区，模拟区放在远端，模拟前端再靠近被采集信号的连接器。这样模拟输入信号一进来就进入模拟区，不需要穿越数字区，也不会有数字走线从模拟参考面上空跨过。

“共享同一个参考面”听起来像是污染，实际上恰恰相反。完整的平面为所有信号都提供了紧贴走线正下方的回流路径。只要数字回流不经过模拟敏感区，模拟回流不经过数字大电流区，它们各回各家，互不干扰。这种做法比挖沟靠谱得多。

3.2 ADC的AGND与DGND：以芯片封装为自然汇合点

这是很多人最纠结的细节：器件有AGND和DGND引脚，到底接到哪？记住一个原则：混合信号芯片的AGND和DGND在封装内部本身就连着同一个基板，你的PCB上不需要把它们强行分开。正确做法是让两个引脚都连接到同一块连续的地平面上，而且连接尽量短、尽量靠近芯片。

如果你非要一个“单点汇合”的心理安慰，那汇合点就应该发生在芯片封装下面，而不是电源入口处。因为芯片内部的数字电流必须经过DGND返回系统，它从DGND引脚出来后，如果没有紧邻的地平面过孔和宽阔的铜皮让它就近回到内部衬底，它就会在封装外绕一大圈。绕圈的电流会穿过模拟引脚的附近，反而污染模拟信号。

实际操作中，我通常在混合信号芯片下方放置一组地过孔，特别是DGND引脚旁一定地孔密集，让芯片内部的数字回流直接垂直通过地孔进入完整地平面。AGND的引脚同样近距离开孔。这样做的本质是给数字回流一条最短、最近的“下楼通道”，让它还没机会在表面上大量横向扩散，就已经进入地平面深处了。

至于模拟走线，特别是ADC的采样输入线，尽量从模拟区一侧方向进入芯片，不要从数字区穿过来。这一点有时候比拼那两个AGND和DGND引脚怎么连更重要得多。

3.3 开关电源噪声地的处理：局部隔离优先，全局分割不要

数字和模拟之外，还有一个更难受的噪声源：开关电源。DC-DC的电感节点、续流二极管或者同步开关管的高频振铃，会让局部地平面出现很大的瞬态电流。如果DC-DC放在模拟区旁边，即使地平面连续，模拟信号也照样会被污染。

处理开关电源噪声的办法，不是把它所在的地和信号所在地隔离开，而是：

• 布局上让DC-DC、电感、功率回路独立占一小块区域，远离模拟前端；
• 功率地回路的面积尽量小，开关节点走线尽量短、粗，减少环路面积；
• 电源输出到模拟区之间加LC或π型滤波，把高频纹波在源头上消化掉；
• 如果是板外来的开关电源，在电源入口处做好滤波，让噪声不进入内部参考面。

我见过一种方案，为了彻底隔开开关电源地，在DC-DC那一角开了一个槽。结果槽边有一些控制信号跨过去，辐射直接爆表。后来把槽去掉，控制信号重新布线，电源到模拟区用两级LC滤波，测试顺利通过。所以我的态度很明确：先限制噪声源、再隔离传输路径，而不是粗暴地给地平面开槽。

4. 把EMC设计落到EMC测试：从报告结果反推问题

以上全是设计阶段的理论和规则。但在真实项目里，决定设计好坏的往往是EMC测试报告。学会看报告、会从报告反推接地方案，是一项很实用的能力。

4.1 看EMC测试报告，先看频率点和限值余量

拿到一份EMC测试报告，先别急着看“Pass”还是“Fail”。真正有价值的信息是频率点、幅度和余量。

传导发射测试关注的是通过电源线向外传导的噪声，常见频段在几十千赫兹到几十兆赫兹之间，这个频段主要暴露的是开关电源的开关频率谐波，以及电路中的共模传导路径。如果传导超标，通常问题在电源输入滤波、Y电容、共模电感、PCB布局这些环节。

辐射发射测试则覆盖更高的频段，从几十兆赫兹到1GHz左右。辐射超标的问题就复杂得多，可能是走线、连接器线缆、地平面、散热器、屏蔽壳共振，什么东西都有可能。这时高频下的地平面回流路径就成了第一嫌疑对象。

看报告时我会重点关注两类情况：一是超标点是否存在等间距的谐波群，这类通常跟数字时钟或跨分割走线有关；二是超标点是否出现在模拟走线穿越的区域对应的频率上。这些都和地分割高度相关。

提示：测试报告里的限值线通常会区分A级和B级，B级要求更严格。别只看到PASS就高兴，如果余量只有1dB，换一个实验室、换一套线缆，结果就可能变成FAIL。我一般会要求整改后目标余量至少6dB。

4.2 测试前的接地方案自查清单

与其把问题带到实验室，不如在设计阶段就按测试标准自查。下面这些条目是我每次打样前都会过一遍的接地相关清单，分享给你直接抄。

1. 高速数字信号的所有信号层，是否都有相邻的完整地平面作为参考面？中间有没有开槽？
2. 所有走线是否都避免了跨越任何地平面缝隙，包括螺丝孔附近的禁布区？
3. AGND和DGND是否最终都连到同一块连续地平面，而不是各自独立的一块铜？
4. 混合信号芯片的DGND引脚周围，是否有多过孔和宽走线让它快速回到地平面？
5. 模拟敏感走线（ADC输入、放大器输入、基准芯片输出）是否远离数字走线和DC-DC功率回路？
6. 所有换层信号的参考平面，在换层位置附近是否有回流过孔？
7. 电源入口的滤波电容、共模电感布局是否形成了清晰的回流相对路径？
8. PCB固定螺丝孔位是否远离模拟区？螺丝孔禁布区是否引起了参考面窄化？

如果清单上任何一项是“不确定”，我都会先搞清楚再打板。因为等到EMC测试再改，成本至少是打样费用的十倍，时间成本更别算。

4.3 从超标6dB到余量8dB：一次完整整改复盘

回到开头那个测量仪表案例。当时我们拿到EMC测试报告，辐射发射超标6dB，频谱呈梳状波，间隔大约对应板上主控晶振的某一分频谐波，但能量最高的位置不在晶振附近，而在模拟输入走线那边。

排查链路是这样的：

第一步，先用近场探头配合频谱仪对板面扫描，确定辐射热点。扫到ADC输入走线附近时，频谱噪声底噪急剧抬高，且波形和测试报告上的峰值一致。

第二步，比对PCB版图，发现ADC输入走线从模拟区连接到前级放大器，中间恰好跨越了那条分割AGND和DGND的中缝。问题板上数字地回流电流从MCU侧返回电源，经过0欧电阻汇合点，绕了几乎半块板子的路径，在缝隙边缘形成了环形辐射源。

第三步，我们做了两处修改：去掉地平面分割带，让整个底层地铜完整统一；把ADC输入走线重新布线，全程不走缝隙位置，同时把模拟前级和ADC尽量靠近，从物理距离上缩短敏感路径。0欧电阻保留但不再有实际物理意义，因为没有两块地需要“单点汇合”了。

整改后的板子重新测试，同样的频段，辐射发射余量达到8dB以上，以前偶发的ADC毛刺也消失了。后来这片设计顺利量产。这个案例从头到尾都在验证一件事：跨分割的回流路径，才是数字地与模拟地问题真正的核心。

5. 长期有效的接地设计习惯与回板经验

最后这部分是我这些年积累下来的操作层经验。它们不是原理，是习惯。

5.1 地平面阻抗和过孔数量：别只算直流电阻

很多工程师算地平面阻抗只看方块电阻，觉得铜皮那么宽、那么厚，直流电阻才几毫欧，怎么可能有压差。但EMC关心的是高频，高频下感抗比电阻更容易主导电压波动。

一块完整地平面的感抗和它的几何尺寸、返回电流路径长度有关。要降低平面感抗，最有效的是缩短回流路径，其次是增加层间过孔密度。过孔的作用是连接不同层的地平面，如果同一块地只在换层点附近给了一个过孔，那么高频返回电流必须绕路找孔，这本身就是一种“微型跨分割”。所以打过孔不是越多越好，而是要在每个信号换层位置都放回流地孔，间距通常控制在2到3毫米以内比较稳妥。

我在布局阶段会习惯性地打开所有网络，随手检查那些关键信号换层处旁边有没有地孔。没有地孔的，先加上再去布其他线。这个习惯帮我省了很多后期整改的功夫。

5.2 常见错误在回板后的症状与反向定位

回板后如果出现下面这些症状，我会往接地设计的方向猜测：

• ADC采集数据在数字总线活动频繁时波动明显，比如MCU在刷屏或者通信时数据跳字，多半是模拟参考地受到数字回流污染，或者模拟走线离数字走线太近。
• EMC测试报告辐射频点是整倍数梳状分布，多半存在跨分割走线或长线缆谐振。
• 同一块板在不同的实验室测出来的结果差异很大，很多时候不是实验室的问题，而是地平面噪声通过接地线缆回流，线缆的摆放方式影响了辐射特性。
• 板子手摸上去时仪器读数会出现偏移，这往往和参考地不稳定有关，也可能存在地环路。

这些症状都有同一个底层原因：电流回流路径没有设计好。定位到根因后，解决方案往往比加一百颗磁珠都有效。

5.3 四条经验，送给每一个被“数字地和模拟地怎么接”折磨过的人

如果你想记住点什么，我希望是这四条：

第一，完整地平面优先。任何混频电路都尽量别给参考平面开槽，除非你能保证没有任何高速信号跨越槽口。 第二，分区布局比分割地平面重要得多。空间上拉开距离，电流各自回家，比物理隔离更符合电磁规律。 第三，在正确的位置上创造条件让电流回流。混合信号芯片的地过孔、信号换层位置的回流地孔，都属于这种“创造条件”。 第四，EMC设计不是玄学。你画下每一根走线之前，先想想它的电流从哪里来、回到哪里去，回路面积有多大。这条路想通了，大部分接地问题都能提前消灭在版图上。

我做硬件这些年，最大的感受是：数字地、模拟地不是敌人，它们本来就是一个完整的0V参考面的两面。被噪声困扰、被EMC测试卡住的项目，往往不是“地不够多”，而是“电流走了你不希望它走的路”。当你学会像追踪水流一样追踪每一路回流电流，数字地和模拟地的连接问题自然会变得简洁、清晰，你的板子也会在一次次测试中变得更稳。