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这是我为期30天学习《信号完整性与电源完整性分析（第三版）》的第一天。从今天开始，我会把每天的学习内容整理成博客，记录自己的学习、理解过程。这是第一篇，先建立整体框架。

一、为什么需要关注信号完整性？

在低速电路设计中，我们通常假设：导线就是理想导线，信号从A点传到B点，波形不变。这个假设在时钟频率较低、上升边较缓时基本成立。

但当信号速率提高、上升边变陡之后，导线不再是“透明”的，它会表现出电阻、电容、电感效应，信号在传输过程中会出现：

• 振铃（ringing）：波形在高低电平附近来回振荡

• 过冲/下冲（overshoot/undershoot）：电压超过电源或低于地

• 边沿退化：上升边变缓，时序裕量减少

• 误触发：接收端读到错误的逻辑值

这些问题统称为信号完整性问题（Signal Integrity, SI）。

对于大多数电子产品而言，当时钟频率超过100MHz或上升边小于1ns时，信号完整性效应就变得重要了。从广义上讲，信号完整性指的是在高速产品中由互连线引起的所有问题。它主要研究当互连线与数字信号的电压、电流波形相互作用时，其电气特性如何影响产品的性能。

二、三个领域：SI、PI、EMC

所有问题可归结为三类，它们之间存在相当大的重叠：

电源完整性（PI）的详细定义：

PI 是指与电源分配网络（PDN）相关的问题。PDN 包括：

• 稳压模块（VRM）→ 芯片上电压分配轨道

• 板级电源/地平面 → 连接器 → 封装引脚 → 芯片焊盘

• 与 PDN 相连的电容器等无源元件

三、6种问题：

书中将所有 SI/PI/EMC 问题归纳为6 种类型：

这6种问题在所有互连线中都起作用，小到芯片中的连线，大到板级连接电缆。原理和效应是一样的，不同之处只是具体的几何特征尺寸和材料特性。

四、单一网络信号失真的三个方面

1、反射（Reflection）

原因：信号遇到的瞬时阻抗发生改变。

逻辑：

• 信号沿网络传播时，不断感受互连线引起的瞬时阻抗变化

• 阻抗保持不变 → 信号保持不失真

• 阻抗发生变化 → 在变化处产生反射，并在通过互连线剩余部分时继续失真

• 阻抗改变足够大 → 误触发

引起阻抗变化的6种突变：

1. 互连线末端

2. 线宽变化

3. 层转换

4. 返回路径平面上的间隙

5. 接插件

6. 路由拓扑的改变（分支线、T形线、桩线）

减小阻抗突变问题的方法是让整个网络中的信号所感受到的阻抗保持不变。

实现这一策略的4种最佳设计实践：

1. 使用线条阻抗为可控阻抗的PCB（即均匀传输线）

2. 为了控制末端的反射，采用电阻器端接匹配策略

3. 使用沿线拓扑的布线规则（点对点布线、最小化支路长度或短桩线）

4. 设计不均匀的传输线结构时，对线的几何特征进行精细设计，修整边缘场

通常认为“振铃现象”实际上是由阻抗突变产生的反射引起的。随着上升边变短，信号失真的幅度增大。33 MHz时钟设计中上升边为3 ns，突变不算问题；但在100 MHz时钟设计中上升边为1 ns就可能造成问题。

2、频率相关损耗（Loss）

根源：导线和介质中与频率相关的损耗，高频损耗比低频损耗更大。

后果：

• 信号上升边被拉长（边沿退化）

• 当上升边退化到接近单位间隔（UI）时，1比特信息泄漏到下一个甚至下下个比特

• 这种效应称为符号间干扰（ISI）

• 在数据率≥ 1 Gbps的高速串行链路中，ISI 是引起问题的主要原因

3、时序——错位（Skew）

定义：两个或多个信号路径之间的时延差称为错位（skew）。

后果：

• 信号线和时钟线之间存在超出预期的错位 → 误触发、逻辑错误

• 差分对两条线之间存在错位 → 部分差分信号转变为共模信号 → 差分信号失真（模式转换）→ ISI 或误触发

控制错位主要依靠匹配网络之间的长度。另外，网络之间的介电常数发生局部变化（如叠层中的玻璃纤维分布）也会影响时延，这个问题比较难以控制。

五、串扰

定义：当网络传播信号时，部分电压和电流耦合到邻近的静态网络上，以有害噪声形式出现。

耦合路径：容性耦合（电场）+感性耦合（磁场），本质是从攻击网络到受害网络边缘的电磁场作用。

两种发生场景：

返回路径为均匀平面的结构是实现最低串扰的结构。一旦均匀平面被破坏，耦合噪声就会增加。

感性耦合主导时的别名：

• 开关噪声、ΔI 噪声、dI-dt 噪声

• 地弹、同时开关噪声（SSN）、同时开关输出（SSO）噪声

高发位置：接插件、封装、过孔——这些结构中返回路径导体不是一个大均匀平面。

由耦合电感（互感）主导的同时开关输出噪声，逐渐变为接插件和封装设计中最重要的问题之一。解决办法在于谨慎地设计路径的几何结构，使耦合电感（互感）最小。

减小耦合的方法：

• 把线条远远分开（简单）

• 对特性阻抗相同的导线，使用介电常数较小的材料

• 使互连线尽可能短（如使用 CSP、HDI）

• 上升边越短，串扰越严重

六、轨道塌陷噪声

定义：当通过电源路径和地路径的电流发生变化时（如芯片输出翻转、内部逻辑门翻转），在电源和地路径之间的阻抗上产生压降。

逻辑：

• 电源轨道电压变化 → 信号线上电压噪声 → 误触发、误码、抖动加大

• 电源噪声使轨道电压升高/降低 → 门切换更快/更慢 → 时钟和数据边沿变化 →抖动

为什么越来越严重：

• 高性能处理器趋势：低电压源供电、高功率消耗

• 门数越来越多 + 开关切换越来越快 → 更短时间内有更大开关电流 → 可容忍噪声量变小

• 驱动电压减小 + 电流量升高 → 任何轨道塌陷压降都成为越来越严重的问题

典型案例：微处理器封装3个引脚测得 Vcc，正常应为 2.5V，实际塌陷几乎达到125 mV。

解决方向：将电源分配网络设计为低阻抗。

设计低阻抗PDN的6个特性：

1. 相邻电源和地分配层平面的介质尽可能薄，使它们紧密贴近

2. 加装多个低电感去耦电容器

3. 封装时安排多个很短的电源和地引脚

4. 低阻抗稳压模块（VRM）

5. 封装去耦（OPD）电容器

6. 片内去耦（ODC）电容

创新技术：使用超薄的高介电常数的叠层（如3M公司的 C-Ply，材料厚度为 8 μm，介电常数为 20），其超低回路电感和大分布电容可明显减小电源和地分配阻抗。

七、电磁干扰

背景：当板级时钟频率在100~500 MHz范围内时，前几次谐波在电视、调频广播、移动电话和个人通信服务（PCS）等普通通信波段内，因此电子产品极可能产生干扰通信的电磁辐射。

EMI 三要素：噪声源、辐射传播路径、天线。

两种最常见的电磁干扰源：

1. 一部分差分信号转换成共模信号，最终在外部的双绞线电缆上输出

2. 电路板上的地弹在外部单端屏蔽线上产生共模电流

核心观点：

• 产生辐射的大多数电压源来自电源和地分配网络

• 减小轨道塌陷噪声的物理设计同时也能降低辐射

• 屏蔽盒能减少泄漏到天线上的噪声

• 在所有连接电缆（特别是双绞线）上正确地使用铁氧体，将明显地减小天线效应

• I/O 接头的阻抗，特别是返回路径连接器的阻抗，会严重影响能产生辐射电流的噪声电压

• 使用低阻抗连接器的屏蔽电缆将是减小电磁干扰问题的有效办法

EMC四项核心测试（补充）：

• RE（Radiated Emission，辐射发射）测量：测量被测设备（EUT，如射频电源、军工雷达组件）工作时，通过空间向周围辐射的电磁能量（无意辐射为主），评估其辐射干扰水平是否符合对应标准（欧盟EN系列、军工GJB 151B、MIL-STD-461），避免干扰周边设备正常工作。

• CE（Conducted Emission，传导发射）测量：测量EUT工作时，通过电源线、信号线、地线等导体传导出去的电磁干扰，评估其传导干扰水平，避免干扰电网及其他通过线缆连接的设备。

• CS（Conducted Susceptibility，传导抗扰度）测量：评估EUT抵抗通过电源线、信号线等导体传入的射频电磁干扰的能力，模拟实际环境中（如工业厂房、战场）外界干扰通过线缆耦合进入EUT的场景，确保EUT在干扰环境下仍能正常工作，核心对应EMS（电磁抗扰度）要求。

• RS（Radiated Susceptibility，辐射抗扰度）测量：评估EUT抵抗外部空间射频电磁场辐射干扰的能力，模拟实际环境中（如工业厂房、战场）的强电磁辐射场景，确保EUT在该环境下不出现功能异常、性能降级。

八、两个重要推论

推论一：随着上升边的减小，这6种问题都会变得更严重

• 所有信号完整性问题都是以电流或电压的变化速度来衡量的（dI/dt 或 dV/dt）

• 上升边越短，dI/dt 或 dV/dt 越大，噪声问题必然增加，且更难解决

• 所有电子产品中的上升边将持续缩短，这是电子产业的一般趋势

推论二：解决信号完整性的有效方法很大程度上基于对互连线阻抗的理解

• 如果对阻抗有清晰的直观认识，且能把互连线的物理设计与互连线阻抗联系起来，在设计过程中就能消除许多信号完整性问题