企业官网建设流程全解析

去年做一款手持设备的NFC刷卡模块，PCB画完直接去打样，样品回来用网分一测，谐振点偏了将近800kHz，读卡距离只有不到2cm。那个项目让我老老实实回到CST仿真上，把NFC天线从建模、匹配到金属环境干扰完整走了一遍。现在回头看，很多问题如果在仿真阶段提前验证，根本不用烧板子来回试。这篇就把我用CST做NFC仿真的完整思路、参数计算方法和踩过的坑一起整理出来，给做RFID/NFC硬件、天线或者读卡器结构设计的朋友参考。

NFC天线仿真这个事，说难不难，说简单也不简单。难在它不像天线辐射仿真那样有现成的模板可以套，NFC工作频率13.56MHz，波长22米，天线本身只有几厘米，整个系统工作在近场耦合区，很多人一开始容易当成普通RF天线去仿，结果方向就偏了。下面我从原理开始，把整个仿真链路逐段拆开讲。

1. 为什么NFC天线非要靠仿真来定参数

1.1 NFC天线的本质：一个要谐振的松散变压器

NFC通信基于电感耦合。读写器天线和标签天线之间没有导线连接，能量和信息靠磁通交替传递，本质上就是个空心变压器，但耦合系数非常低，通常只有百分之几到百分之十几。因为13.56MHz的波长大约22m，而NFC天线尺寸只有几厘米，所以电磁场集中在近场区，天线线圈的辐射效率极低，它不靠辐射电磁波工作，靠的是磁场穿透。

从电路角度看，NFC天线线圈在13.56MHz附近的等效模型就是一个电感和一个电阻的串联。电感量L由线圈的几何结构决定，电阻R包含铜导线的直流电阻、趋肤效应带来的交流电阻、线圈相邻走线之间的邻近效应损耗，以及贴在背面的铁氧体磁片带来的磁损耗。NFC芯片从天线端看进去，又是一个并联的输入电容和输入电阻。

所以整个天线的设计目标非常明确：把线圈的L和R做进一个合理范围，再配上并联谐振电容，让整个回路谐振在13.56MHz。谐振时电感和电容之间周期性地交换能量，端口阻抗退化为纯电阻，线圈两端可以获得很大的电压提升，读卡器才能在远处感应到足够的场强。理解了这一层，你才会明白为什么仿真NFC天线时，S11只是表象，真正决定读卡性能的是线圈的电感、损耗和磁场分布。

1.2 手算和标称值解决不了的三个问题

网上能查到很多平面螺旋线圈的电感量近似公式，比如惠勒公式的矩形平面版本，把圈数、平均边长、线宽线距代入就能得到一个大致的感量。问题是，实际NFC天线设计里有三个因素会让这些公式明显失准。

第一个是邻近效应。PCB螺旋线圈圈与圈之间靠得很近，高频电流在相邻走线的磁场相互作用下，会集中到导线靠近彼此的边缘流动，电流分布不均匀导致交流电阻明显大于直流电阻。这个效应让Q值下降，而公式通常只按均匀电流分布估算损耗。

第二个是铁氧体磁片的存在。绝大多数NFC天线为了抗金属干扰，会贴一层高磁导率磁片。磁片相当于在线圈旁加了一个磁透镜，改变了磁场的路径和集中度。仿真和实测都表明，贴上磁片后线圈的感量可能上升30%甚至翻倍，损耗也会相应增加。这个变化靠公式很难算准，必须三维电磁仿真。

第三个是周围金属环境。手机、门锁、读卡器外壳里有电池、屏蔽罩、金属后盖、螺丝柱。交变磁场在金属表面感应出涡流，涡流再产生反向磁场抵消原场，谎话表现为Q值暴跌、电感量偏移、谐振频率漂移。这一条用理论公式基本没法精确预估，涡流的路径和损耗分布只能靠仿真算出来。

所以，用公式定初值可以，比如决定绕几圈、线宽线距用多少，但最终这版线圈的L和R是否落在目标区间、结构变化后性能怎么走，这些必须交给CST这类三维电磁仿真工具去验证。

1.3 一次完整仿真应该交付哪些结果

我每次做NFC天线仿真之前，会在笔记本上列一份清单，明确这轮仿真结束后要给硬件和结构同事交出什么结果。列清楚之后，整个仿真过程不会跑偏，别人问起也有据可查。一般包含五种信息：

• 工作频点13.56MHz处的电感量L，单位µH，目标误差控制在实测±2%到±5%以内
• 同一频点下的串联等效电阻R，它决定了无负载Q值的上限
• 线圈自谐振频率SRF，这个值必须远高于13.56MHz，否则工作频点上线圈已经不再是纯电感
• 在具体嵌入式环境（金属部件、磁片、层叠结构）下的失谐程度和Q值变化
• 近场磁场强度分布，用来判断读卡窗口的最佳位置和有效距离

这五样东西里，前三个是天线本身的电气特性，后两个是工程落地的关键。我的习惯是把每一项仿真结果都归档成一个固定格式的表格，方便不同版本之间对比。后面章节的内容，基本都是在回答如何把这几样东西交付出来。

2. 建模：从PCB走线到铁氧体磁片的完整拆解

2.1 线圈结构参数与实际工艺约束

在CST里建NFC线圈模型，最怕的事情就是直接把CAD图导入。螺旋线在DXF或者STP格式里往往存在线段断点、曲率不一致、微小圆角等几何瑕疵，导入后网格划分很容易报错，或者生成大量细长单元拖慢计算。我现在的做法是在CST内部建模，花二十分钟把线圈画干净，后面能省下好几个小时调整模型的时间。

画之前要把结构参数先定下来。NFC线圈一般是矩形螺旋，核心参数有这么几个：

• 外框尺寸，比如30mm×40mm。这个尺寸通常由结构约束决定，比如手机天线只能沿着后盖内壁预留区走线
• 线宽W，PCB工艺一般支持0.15mm以上，考虑到蚀刻误差和阻抗一致性，NFC天线常用0.25~0.5mm
• 线距S，也就是相邻走线的中心间距，通常比线宽略大，0.3~0.8mm常见。线距太近会增加邻近效应损耗，太宽浪费绕线面积
• 圈数N，常见3~8圈。圈数越多感量越大，但串联电阻也随走线总长度增长，Q值不一定更高
• 铜厚t，1oz对应35µm，也有用0.5oz也就是17.5µm的超薄方案

这些参数互相制约。外框尺寸固定的情况下，圈数、线宽、线距之间存在一个几何恒等式：它们加在一起必须落在预留区宽度之内。我在CST里会把所有尺寸设置成全局变量，后面做参数扫描时直接调节变量值，想看看圈数从4变到6对电感的影响，扫一遍就知道，不用重新建模。

铜走线的拐角位置，建模时我会尽量做成小圆弧过渡，和真实PCB的圆角一致。这样网格更规整，也避免在直角处产生场奇异点造成局部网格无限加密。

2.2 铁氧体磁片的材料赋值

铁氧体磁片在仿真里的材料参数，是整个模型里最容易敷衍也最容易翻车的地方。很多人直接在材料库选一个"Ferrite"就用，但实际磁片和磁片之间的参数差异非常大。仿真前一定要跟磁片供应商确认三个参数。

第一个是初始相对磁导率µr。手机NFC磁片通常在30~150之间，读写器大天线背后的磁片可能更高。13.56MHz对于大多数铁氧体材料来说远离工作上限，色散现象不明显，但磁导率的绝对值必须准确，因为它直接决定仿真里的感量。我一般会在CST里把供应商给的µr曲线在13.56MHz处的值取出来作为材料参数。

第二个是磁损耗角正切tanδ。这个参数决定磁片本身带来的损耗上限，直接反映在仿真Q值上。NFC磁片的tanδ在13.56MHz通常为0.02~0.1，高性能材料可以做到0.01以下。如果随便给一个很小的值甚至零损耗，仿真Q值会虚高一大截，误导后续匹配设计，打样出来才发现读卡距离和仿真对不上。

第三个是电导率。铁氧体磁片一般是高阻抗材料，电导率非常低，设成一个接近零的值即可。需要留意的是有些复合软磁片或者烧结瓷会给出一个有限电导率，值不大，但对低频涡流损耗有一定影响，按实际值给就行。

材料定义好后，把磁片建成平行六面体，放在线圈正下方，中间留一层胶层或者板厚间隙。这层间隙一定不能省，因为磁片和线圈的贴紧程度会影响耦合效果，间隙里的空气或胶层介电常数通常3~5，建出来更接近真实。

2.3 在CST里搭螺旋线圈的实用做法

手动搭矩形螺旋线圈，我用的是“中心线偏移法”。先按外框尺寸画最外圈的中心线矩形，然后整体向内偏移一个线距S，得到第二圈中心线，依次画完N圈。每圈之间有连接段，这个连接段在真实电路板上可能是通孔换层或者跳线，仿真里我直接用小段曲线把相邻圈首尾连接起来，让整个螺旋成为一根连续的三维曲线。

得到连续曲线之后，定义一个宽度W、厚度t的矩形截面，沿着曲线做扫掠得到实体。扫掠完成后，检查转弯处是否有重叠或缝隙，必要时用布尔操作清理。合并所有线段段为一个实体，线圈模型就完成了。

有一个细节值得单独提醒：很多人会把各圈画成独立矩形再布尔加，这个做法在转弯处会留下锐利的夹角，网格划分时出现大量细长三角形，计算量成倍上涨。更好的方式是用圆弧过渡替代直角拐角，除非PCB工艺确实要求直角。我在一个项目里对比过，直角拐角对电感量的影响实际上非常小，但网格数量能差出一倍多，整个求解时间被拖长好几倍。

如果不想重复劳动，可以写一个VBA脚本自动生成螺旋中心线，或者用CST的参数化曲线工具配合全局变量实现。最终目标只有一个：得到一个连续、干净、无自相交的3D导电线圈实体，为后续网格和求解打好基础。

3. 求解器和端口：先想清楚你要读什么参数

3.1 为什么NFC窄带场景我更信赖频域求解器

CST里面有多种求解器，NFC天线这种窄带高Q结构，我几乎固定使用频域求解器。原因很直白：NFC只关心13.56MHz附近几个MHz的响应，频域求解器在窄带问题上的精度高，网格自适应机制成熟，收敛行为也容易掌控。

时域求解器当然也可以用，它适合宽带响应、冲击信号、平面周期性结构这类场景，一次仿真能拿到宽频带结果。但NFC线圈是高Q谐振结构，时域脉冲在回路里反复震荡衰减很慢，数值色散会带来额外损耗，实际对比下来，时域仿真出来的Q值通常比频域低2%~5%。如果网格精度不够，差异还会更大。所以对于NFC这种单频点窄带应用，我不建议用默认的时域求解器硬跑。

频域求解器的频率范围我一般设10~20MHz，能覆盖13.56MHz的谐振点和边带。扫频策略是先设0.5MHz步进粗扫，定位谐振的大致位置，然后在谐振点附近把步进缩小到0.01~0.05MHz精扫。如果网格已经收敛，可以直接开启自适应频率采样，让求解器自动在谐振峰附近加密频点，得到的S11曲线平滑可信。

网格设置方面，频域求解器常用四面体网格加自适应加密。NFC线圈的关键区域必须手动局部加密：导线截面、磁片厚度方向、馈线间隙。铜厚只有35µm，远小于工作波长，如果网格太粗，电流路径会被离散化得支离破碎，电感量结果明显偏低。我的经验是导线厚度方向至少剖分两层，线宽方向至少三层，然后让求解器迭代到连续两次自适应网格之间S11或者Z11的变化小于1%再停。

3.2 集总端口的放置与后处理提取

NFC天线仿真的激励端口只有一个，我放在线圈的馈电间隙位置。天线线圈实际接到芯片的地方就是两个焊盘，把集总端口的两个接触面分别放到焊盘上，端口跨过间隙。位置一定要放在实际焊接的位置，不能随便选一个断点。线圈电流在转弯处和馈线附近的分布不同，端口位置的差异会直接影响S参数结果。

端口阻抗常规设为50Ω，虽然NFC芯片并不是50Ω系统，但集总端口的参考阻抗只影响S参数的归一化，不影响Z参数和场分布。后面从Z11提取电感和电阻时，参考阻抗选多少对结果没有影响，所以统一用50就行。

后处理提取有两种思路。第一种是直接在CST后处理模板里读Z参数，看Z11的实部虚部曲线。第二种是把Z参数导出，在外部用脚本二次处理。我实际更习惯用第一种，在CST里看Z11的Smith圆图和虚部曲线，然后按公式换算，流程最短。

03.3 S参数、电感量和Q值的读取计算

拿到频域解之后，有三个值要读出来。

第一是电感量L。在13.56MHz频点，如果线圈自谐振频率远高于工作频点，Z11的虚部是感性，感抗约等于2πfL，所以L等于Z11虚部除以2π乘以频率。这个公式成立的前提是频率远低于自谐振频率。所以仿真时要顺手看一眼Z11虚部在几十到几百MHz的趋势，如果虚部已经开始从上升变成下降，说明接近自谐振了，工作频点上提取的L不再是纯电感值，需要改用等效电路拟合。

第二是串联电阻R。直接取Z11实部在13.56MHz处的值。它包含铜导体损耗、磁片损耗和辐射损耗。NFC频段辐射损耗可以忽略不计，所以R主要反映的是欧姆损耗和磁损，这也是判断线圈工艺好坏的重要指标。

第三是无负载Q值。Q0等于2πfL除以R。注意这是天线的无载Q值，还不包括芯片和匹配电容的影响。读卡距离和Q值直接相关，我做过对比，Q值从60降到20，读卡距离大约减少30%甚至更多，因为谐振峰变宽，天线端的电压幅度下降明显。

这三个值记录在案之后，NFC天线的电气特性就基本清晰了。接下来要做的是把它跟芯片匹配起来，看最终在系统层面的谐振表现。这是下一章的话题。

4. 匹配电容和实测之间的换算

4.1 芯片输入电容与谐振电容计算实例

NFC芯片从天线端看进去，等效的是输入电容Cin和输入电阻Rin并联。以常见的恩智浦NTAG213系列为例，数据手册给出的输入电容典型值在23~25pF左右。MIFARE系列、复旦微的FM11XX系列、瑞迪的RC系列都有类似的参数。设计之前必须查清所用芯片的等效输入电容，这个值差1pF，谐振点可能就偏出去几十kHz，更不用说差出10pF了。

假设我在CST里对一个30mm×40mm、5圈的线圈做了仿真，得到13.56MHz处的感量L=2.1µH。按谐振公式f0 = 1/(2π√(LC))，可以反推总谐振电容：

C_total = 1 / ((2π × 13.56e6)² × 2.1e-6) ≈ 65.5pF

这个65.5pF是芯片输入电容加外部并联电容的总和。如果芯片输入电容Cin取24pF，那么外部并联匹配电容Cp = 65.5 - 24 ≈ 41.5pF。实际取标称容值时，可以用两个电容并联凑出，比如22pF加20pF并联，或者考虑电容误差选择一个相对接近的组合。

下面的表格给出不同仿真电感量对应的总谐振电容和外部并联电容，方便直接查表，不用每次现算。这里按Cin=24pF估算。

顺手写一个Python小脚本，方便批量计算：

import math f0 = 13.56e6 # 工作频率 L = 2.1e-6 # 仿真得到的电感 C_total = 1 / ((2 * math.pi * f0) ** 2 * L) print(f"总谐振电容: {C_total*1e12:.1f} pF") Cin = 24e-12 # 芯片输入电容 Cp = C_total - Cin print(f"外部并联电容: {Cp*1e12:.1f} pF")

需要提醒的是，不是所有NFC方案都采用“电容并在芯片两端”的拓扑。有些读卡器端的天线匹配会做π型或者T型网络，那就要按具体的拓扑重新推导计算公式。不过对单端并联谐振的NFC标签天线来说，上面的流程能覆盖绝大多数场景。

4.2 用S11评估匹配后的谐振和带宽

匹配电容的容值算完之后，不是直接定稿，一定要回到CST里验证一下合路结果。

最简单的方式是在CST里给天线端口的并联位置加一个集总电容元件，模拟实际的匹配电容，然后看合路端口的S11。13.56MHz处的S11如果能降到-10dB以下，说明大部分能量进入了谐振回路；如果只有-5dB，要么匹配不对，要么天线损耗太大，需要继续调。

除了谐振深度，还要看带宽。Q值和带宽的关系是BW = f0 / Q。有载Q值如果高到200，带宽只有约68kHz，而ISO14443调制信号的频谱展宽可能到几百kHz，信号会被谐振回路削掉，表现为读卡时好时坏，距离稍远就断连。所以实际调匹配时我会刻意把有载Q值压在40以下，必要的时候串联一个小电阻降Q，哪怕牺牲一点感应电压，换来的稳定性是值得的。

这个取舍只有仿真能看到。S11曲线的“碗”够不够宽、够不够深，直接决定了匹配方案的裕量。这也是为什么我不赞成只算完公式就丢给板厂的原因。

4.3 场监视器看近场磁场分布

匹配只是能量进得了回路，真正决定刷卡体验的是近场磁场分布。在CST里给13.56MHz加一个H-Field监视器，仿真完成后可以看天线正上方不同高度的磁场强度。

我会在距离天线表面1cm、2cm、3cm三个高度分别做切面，导出场强分布图，然后和实际读卡距离做一次标定。具体做法是：拿一个已经测过读卡距离的样片，把实测距离对应的仿真场强值记下来，之后所有结构版本都用这个阈值去预测读卡距离。经过标定之后，仿真结果就不仅是“看起来强不强”，而是能直接给出预测的读卡距离数值。

近场磁场还有一个很反直觉的结论：线圈中心区域的磁场并不一定最强，最强的地方往往在线圈走线正上方。如果设备壳体上的读卡窗口开在中心，可能正好错开场强峰值。所以仿真完一定要把场图导出来给结构看一眼，确认读卡窗口和天线之间的位置关系，这个步骤能避免很多后期改模成本。

5. 金属机身和手掌握持下的失谐仿真

5.1 金属件为什么让NFC天线“变弱”

这是NFC工程实践里最现实的问题：天线旁边一定有电池、屏蔽罩、螺丝、金属装饰件。13.56MHz的交变磁场在金属表面感应出涡流，涡流产生的磁场方向与原磁场相反，于是磁通被抵消。宏观上表现为两个变化：线圈等效电感量下降，同时金属的欧姆损耗转嫁到天线上，串联电阻上升，Q值明显下降。

我在一个手机形态项目里测过具体数据：裸天线在空气中的Q0约55，放进金属中框模型后直接掉到22，电感量从2.1µH变成1.8µH。如果按裸天线参数打样，谐振点会偏移将近1MHz，读卡距离几乎不可用。这就是为什么NFC天线仿真不能只仿真一个光天线，必须带上实际的环境结构。

初期评估不需要把整个机身都建出来。我的做法是先在天线背面放一块PEC平板，尺寸比天线略大，距离按实际结构件间距设置。PEC是最保守的模型，实际铝合金后盖的涡流损耗比PEC小，但趋势和量级是可信的。到了详细设计阶段，再把PEC换成实际材料的导电率模型，做精细化验证。

5.2 用PEC板和损耗材料模拟真实环境

在CST里具体操作是这样的：把天线、磁片、PCB板厚都建好之后，在下方加一个PEC平板代表电池包外壳或者中框。把平板的长宽和间距全部参数化，扫描距离从0.5mm到5mm，每一档记录L和R，算出Q值变化。我做过一组典型的扫描，结果大致如下：

可以看到，距离从5mm缩到0.5mm，电感量下降约12%，电阻涨了差不多一倍，Q值从79跌到48。如果初始设计是按裸天线2.1µH做的匹配，距离一拉近，失谐就会非常厉害。

如果机壳是工程塑料，对13.56MHz磁场影响很小，一般可以忽略。但如果是镁铝合金、不锈钢、铜箔屏蔽层，就必须按真实电导率建模。还有个细节：不锈钢的电导率比较低，约1.4e6 S/m，涡流损耗会集中在更薄的表面层，对网格精细度要求反而更高。仿真时留意趋肤深度的网格覆盖，否则损耗会被低估。

5.3 铁氧体屏蔽层的优化空间

铁氧体磁片在嵌入式环境里起的是疏导作用。磁场从线圈出发，优先经过高磁导率的磁片形成闭合路径，而不必穿透背后的金属板。理论上磁片越厚、磁导率越高，屏蔽效果越好。但磁片本身也会消耗能量，厚度增加到一定程度之后，屏蔽带来的收益会被磁片自身损耗吃掉，Q值反而回落。

我的磁片优化流程是固定线圈和PEC板的距离，把磁片厚度从0.1mm扫到1.0mm，同时记录Q值和感量。一般会出现这样的曲线：厚度从0.1到0.3mm时Q值明显回升，超过0.3mm后改善趋缓，到0.6mm以上甚至下滑。所以实际选型时不需要追求超厚磁片，应该找一个拐点位置。供应商给的推荐值往往偏保守，仿真可以直接帮你把厚度压下来，成本和厚度都受益。

磁片覆盖面积也值得扫描。磁片不需要比线圈大很多，超出线圈轮廓太多只会增加成本和损耗。我用CST参数扫描跑过覆盖面积的影响，结论是磁片每边比线圈外圈多出2~3mm就足够，再大收益非常有限。

手掌握持的仿真属于进阶需求。可以用CST导入简化的人手模型，或者用几个矩形块加上人体组织材料参数——13.56MHz下相对介电常数约100，电导率约0.5S/m——覆盖在天线上方。这个模型不需要追求精细，重点看握持位置变化带来的失谐趋势。实际项目中，手的影响和天线到手的距离关系极大，贴手和隔壳完全是两个数量级，仿真可以帮你判断外壳厚度是否足够。

6. 踩坑记录：网格、采样点和端口引起的错误结果

6.1 网格太粗，电感量直接偏了15%

有一次做超薄NFC天线的优化，线圈线宽只有0.2mm，我嫌麻烦没有做局部网格加密，直接用了默认网格跑频域求解器。仿真结果L=1.72µH，看着还在目标范围内，结果打样实测是2.03µH，差了15%。这15%的偏差直接导致匹配电容选错型号，整个回炉。

原因也不复杂。默认网格间距在1mm左右，0.2mm的走线截面根本剖不出有效网格，电流路径被离散化得支离破碎，磁通积分的路径断了，感量自然少算。解决办法就是我前面反复强调的局部网格加密：导线线宽方向至少3个网格，厚度方向至少2层。加密之后重算结果是2.06µH，和实测对上了。

从那以后，凡是需要提取定量参数的模型，我都会在求解前先看一眼网格剖分结果，特别是在走线、间隙、磁片等关键区域，绝不盲目信任自适应。

6.2 谐振峰偏移：频率步进的锅

还有一个容易踩的坑是频率采样点太稀。有回做S11匹配，粗扫步进设了0.5MHz，结果显示谐振点在13.7MHz，怎么微调电容都拉不回来。折腾了半天，把步进缩到0.02MHz重新算了一遍，实际谐振点只有13.45MHz。粗扫的插值算法把尖锐的谐振峰完全插值错误，整个判断被带偏。

高Q结构的谐振峰又窄又陡，采样点太稀的时候，插值结果并不可信。正确做法是先用0.2MHz左右步进粗扫定位大概区间，再在区间内把步进缩到0.01~0.05MHz精扫，或者直接开启频域求解器的自适应频率采样。求解器会自动在谐振峰附近加密频点，S11曲线平滑可信。后来我做NFC天线仿真，频率范围固定10~20MHz，先粗后细，再没出现过这种假偏移。

6.3 “仿真发散”的常见原因与处理

CST仿真发散是搜索栏里的高频词，说明遇到的人确实不少。发散通常不是软件本身的问题，而是模型或设置出了毛病。我自己踩过的和帮别人解决过的有几类典型情况。

第一类是几何重叠。两个线圈段在布尔合并之前残留微小的重叠片体，网格划分时出现极差的单元，求解器数值振荡直接发散。处理方式是建模时多用布尔减清理重叠，并运行几何检查确认没有自相交。

第二类是材料参数异常。比如给磁片设置复磁导率时，虚部符号填反，把损耗材料变成了增益材料，能量越算越多自然发散。或者电导率填了一个巨大值，导致趋肤深度远小于网格尺寸，数值上产生中毒。记住一条：所有损耗参数，包括磁损耗正切和介电损耗正切，都必须填正数。

第三类是边界条件冲突。背景材料设置成了PEC或者对称面选择错误，导致能量在边界处无法正确耗散。NFC线圈仿真一般用Open边界，对称面只在天线和环境完全对称时才使用，否则会人为引入镜像效应，结果完全不可信。

第四类是端口接触不良。集总端口的一端悬空或者落在了非导电材料上，激励信号进不来，场分布异常，求解器表现得像发散一样。检查端口接触面是否与导体完全贴合，就能排除这个问题。

遇到发散时不要急着重画模型，先看错误日志指向的区域，把那个区域的网格加密或者几何清理一遍，大多数发散都能解决。如果还不行，把频率范围缩小，或者改用四面体频域网格重新剖分，收敛性会明显改善。

6.4 判断仿真结果可不可信的几个标准

仿真跑完不是结束，我每次会用几个标准做最后复核。

首先是和解析公式对比。拿惠勒公式或者简化公式手算一个粗略电感值，如果仿真结果偏离超过20%，先不要急着怀疑公式，回头检查模型和网格十有八九能找到问题。

其次看Z11曲线在10~20MHz范围内的平滑性。如果曲线出现锯齿或者抖动，说明网格不够或者频率采样太粗，结果需要打问号。

然后看磁场分布图。线圈正上方的磁场应该是一个连续、对称的峰，如果出现奇怪的局部凹陷或者方向突然翻转，多半是模型某处有几何瑕疵。

最可靠的一步是实测标定。第一批样片回来以后，用网络分析仪测天线的L和R，和仿真值放在同一张表里对比。偏差在5%以内，这版仿真的可信度就可以延续到后续的结构改动上。我的项目管理方式通常就是“实测标定一次，后面全信仿真”，前提是结构变化都建立在已验证的模型基础上。

最后分享一个小习惯：所有推荐的数值，我出给硬件和结构同事之前，都会附一张参数关系图，比如圈数-电感曲线、磁片厚度-Q值曲线、金属距离-失谐曲线。这样无论结构还是工艺后期调整，同事可以直接看图判断，不用每个改动都重跑一遍全模型。NFC天线仿真本身并不复杂，真正有价值的，是把这套工作流固定下来，形成一套可复用、可追溯的标准流程。