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1. 项目概览：一块MCU上的本地大模型白日梦

先交代一下背景。这个系列的第一篇文章，我想先说清楚一件事：在ESP32-P4上跑LLM，不是一场行为艺术，而是一条真实存在的、可以反复复现的技术路径。从半年前的0.61 tok/s到如今的4.31 tok/s，这7倍提升的背后不是某个单一魔法，而是一整套从模型量化、算子重写到编译调度、内存布局的系统性工程。本篇文章作为系列总览，先把整个项目的来龙去脉、技术选型、优化路径和踩坑地图铺开，后续每一篇再回头细拆具体环节。

1.1 为什么是ESP32-P4：没有NPU也能跑的底气

很多人看到"在MCU上跑LLM"第一反应是：疯了吧？其实这个判断在两三年前成立，放到今天已经松动。ESP32-P4是乐鑫推出的高性能通用MCU，双核RISC-V主核心，最高跑400MHz，关键是带了向量扩展指令。虽然没有独立的NPU，但向量单元意味着SIMD级别的并行计算能力，这对矩阵乘这类算子来说是从"能跑"到"能看"的分水岭。

另一个底气来自内存体系。ESP32-P4片上SRAM有768KB，配合HPI接口外接的高速PSRAM（常见开发板配16MB），加上Octal Flash，这让一个0.5B参数级别、4-bit量化后的模型权重（大约270MB级别）存在外部存储、按需加载成为可能。注意，MCU跑LLM的瓶颈从来不是算力，而是"喂数据"的速度，PSRAM带宽决定了每生成一个token要花多少时间把权重从头到尾读一遍。P4的高速PSRAM接口，恰好把这个天花板抬高到了可以接受的程度。

还有一个实际原因：乐鑫的ESP-IDF在持续完善，向量扩展的工具链、PSRAM的DMA通道这些细节都打磨得不错。换句话说，这颗芯片是"没有NPU但处处为计算优化"的典型，很适合用来验证"通用MCU跑LLM"这件事的下限和上限。

1.2 0.61 tok/s的"最初版"长什么样

我复盘的第一个基准点，是一套非常"朴素"的移植：把llama.cpp编译到ESP-IDF环境下，用默认配置、无任何针对性优化，加载一个0.5B级别的4-bit量化模型，结果就是惨淡的0.61 tok/s。这个数字什么概念？生成一句话"你好，世界"大概要等你20多秒，基本不具备可用性，但作为工程的起点没有问题。

为什么这么慢？当时的瓶颈非常典型：第一，矩阵乘法用的是标量指令，向量单元完全没参与；第二，每次算子执行都经过一层不必要的调度和内存拷贝；第三，KV Cache和权重同时挤在PSRAM里，随机访问还要排队。这些问题的根源分别是"算力没用满""流程没做减法""内存没规划好"，正好是后续优化的三个主线。

另外，当时还有一个隐蔽的开销——系统日志和调试输出。ESP-IDF的LOG默认级别是INFO，在推理热路径里打印日志会把性能拖垮一个档次。把日志关掉之后，基线从0.61小幅提升到0.7左右，这算是我踩的第一个坑，也验证了一件事：测量性能之前，先确保系统处于"干净"状态。

1.3 性能目标怎么定：先算清理论天花板

在动手优化之前，我做的第一件事是算天花板。以0.5B模型、INT4量化为例，权重大约270MB（0.5B×0.5字节）。假设PSRAM有效读取带宽能做到1GB/s，单是读一遍权重就需要0.27秒，这意味着就算算力无限大，生成速度也超不过3.7 tok/s左右。4.31 tok/s这个最终值已经超过了这个粗略估算，说明模型实际量化后权重更小（0.5B的Embedding部分可以流式处理），或者PSRAM带宽比我预估更高。

这个估算的意义在于：它告诉你优化资源的分配方向。对于小模型的逐token解码，权重读取是绝对主导项，所以"降低权重字节数"的优先级远高于"提升MAC运算次数"。之后所有优化指标都以"每token的权重读取时间"为核心来对齐，而不是盯着浮点算力。这也是我希望读者记住的第一条方法论：先算天花板，再定路线，别一上来就埋头优化算子。

2. 方案选型：框架、模型与量化位宽

选型这件事决定了后续所有优化的天花板。ESP32-P4上跑LLM，合法的路线其实不少，但综合工程成熟度、算子覆盖度和交叉编译友好性，我把候选收敛到llama.cpp和MLC-LLM两个方向。模型侧，0.5B是个分水岭；量化侧，INT4是主战场，INT8只在调试时用。

2.1 推理框架：llama.cpp还是MLC-LLM

先说llama.cpp。它的优点是单文件、依赖少、社区活跃，GGUF格式几乎成了量化模型的通用标准，而且对ESP-IDF有现成的移植案例。缺点是它的核心优化目标一直是x86 ARM这些通用平台，对RISC-V向量扩展的支持要靠自己补，算子融合和调度策略也比较"保守"。

MLC-LLM走的是另一条路：基于Apache TVM做编译优化，能把模型编译成针对目标后端的机器码，理论上可以实现算子级融合、自动向量化、内存规划。缺点也明显：编译链重、交叉编译配置复杂、迭代一次耗时很长。在实际项目里，我最终选择"双轨制"：用llama.cpp作为功能和正确性的参照实现，用MLC-LLM/TVM作为性能攻坚的武器。后续系列文章里会详细讲这个组合的具体搭法。

提示：选框架不是二选一，而是"一个保底，一个攻坚"。llama.cpp的代码相对好改，适合做基线和对拍；MLC-LLM适合做算子优化和调度实验。两条腿走路，进度反而更快。

2.2 模型选择：0.5B以下才是MCU的菜

在MCU上跑来跑去的模型，参数规模是硬约束。0.5B这个档位（比如Qwen2-0.5B系列）是甜点：能力够用，INT4后权重体积可以被PSRAM容纳，而且解码过程中的中间激活值勉强能塞进片上SRAM。再往上到1.5B，INT4后权重约700MB，不但PSRAM容量吃紧，每token读取权重的耗时也会翻倍，体验断崖式下降。

这个选择背后的逻辑也是带宽：MCU跑LLM，模型越大，每token的"权重遍历成本"越高，速度直线下降。0.5B的模型在4.31 tok/s的体验是"勉强能用"，主要价值在于验证方法和工程链条，而不是追求对话效果。如果目标只是让硬件"能说话"，TinyLlama 0.1B这类更小的模型也可以考虑，速度会更快，但泛化能力弱，适合做管线验证。

2.3 量化位宽：INT4为主，INT8兜底

量化位宽直接影响权重体积，也就是直接影响每token的带宽成本。FP16的0.5B模型权重约1GB，INT8约0.5GB，INT4约0.27GB。从FP16到INT4，理论上限提高接近4倍——这是"7倍优化"中最容易拿到的第一桶金。

INT4的问题在于精度损失和算子实现复杂度。llama.cpp的GGUF格式内置了多种INT4变体（q4_0、q4_K等），反量化逻辑成熟，但反量化本身也有开销。MLC-LLM则提供了更激进的group quantization方案，能配合算子融合把反量化开销摊薄。在实际调试中，我的策略是：先用INT8把链路跑通，确认功能和算子正确，再切INT4做性能优化。这样出问题时能快速区分是量化引起的精度问题，还是算子实现问题。

3. 通向4.31 tok/s的七条优化路径

0.61到4.31不是一步跨过的，而是六到七个方向各自贡献一点、最后乘在一起的结果。这一章把七条路径挨个说清楚。注意，这些优化不是孤立的，它们的共同逻辑是"减少带宽消耗、提高算力利用率、劈开调度开销"。

3.1 第一刀：把权重从FP16换成INT4，直接砍掉3/4带宽

最开始换INT4的收益最直接。0.5B模型从FP16（约1GB权重）降到INT4（约0.27GB），每token的权重读取时间理论上降到原来的四分之一左右。实测中，仅此一项就够把0.61拉高到接近1.5-1.8 tok/s的量级，前提是处理好反量化。

INT4反量化有两条路线：一是逐权重反量化回FP16再做矩阵乘，二是在矩阵乘过程中动态反量化并累加。后者能避免一次额外的内存写回，是性能关键。llama.cpp的GGML内核里对x86和ARM有专门的矢量反量化实现，但RISC-V需要自己蹭一遍。这一部分具体代码会在系列第三篇展开，这里先记住结论：量化的收益，必须配合"融合反量化"才能吃满。

3.2 第二刀：RISC-V向量指令重写矩阵乘法

换完INT4后，带宽压力下降了，CPU侧的负担就浮现出来了。ESP32-P4的向量单元再快，也只有400MHz双核，如果矩阵乘还靠标量指令一个一个乘，算力就成了新的瓶颈。这一步我用RISC-V向量扩展（也就是P扩展/Vector扩展相关指令）手写了GEMV（矩阵-向量乘）核心，一次性处理多个元素，让MAC（乘加）吞吐量上了一个台阶。

手写向量算子的关键是内存布局：权重按行列分块，使得向量加载尽可能连续，避免gather操作。同时，要把反量化也塞进向量循环里——比如用向量指令一次加载16个INT4权重，反量化成FP16，再和激活向量做乘加。整个过程应该在一级循环内完成，中间结果不落内存。这一步做完，3倍左右的算力提升是能看到的，实测从1.8附近跳到2.8左右。

3.3 第三刀：算子融合与少量编译魔法

矩阵乘只是最大的一块，但LLM解码还包含RMS Norm、GELU/SiLU激活、残差Add、ROPE位置编码、Attention的Softmax等一系列小算子。这些算子如果在向量寄存器里"做完即走"，代价很低；但如果每个算子都写回PSRAM再读出来，代价就非常难看。这也是很多MCU推理框架性能差的核心原因——数据在路上跑的时间远超在计算单元里的时间。

因此，我把残差Add融合进矩阵乘的前向流程，把激活函数融合进矩阵乘的后续循环，把ROPE和QKV投影合并处理。这一项优化看起来不如"向量指令"那么炫，但带来的稳定性很可观：实测从2.8到3.4左右。它的精妙之处在于，每次融合都是一次"少走路"的工程，而MCU上最贵的就是内存往返。

3.4 第四刀：双核并行解码

ESP32-P4是双核，前几步优化全都在单核上完成，等于把一半算力闲置了。双核并行有两种思路：一是按序列维度并行，让两个核各算一半的神经元，适合GEMV这种天然按行划分的计算；二是按层流水线并行，一个核算第1层时另一个核预取第2层的权重，重点是把PSRAM读取和计算重叠起来。

理论上双核可以把decode的算子部分提速接近2倍，但实际只能拿到1.4-1.6倍，因为要支付核间同步和共享缓冲区的互斥开销。我在这里踩过不少坑，后来采用"主核负责任务调度和最终累加，从核专注算大块GEMV"的分工结构，同步次数降到每层两次以内，整体速度从3.4到了4.0附近。

3.5 第五刀：KV Cache瘦身与内存布局

Attention机制中的KV Cache在长对话里是显存大户，在MCU上是PSRAM容量和带宽的双重压力。常规做法是FP16缓存，但为了省带宽，我在这个项目里把KV Cache也量化到了INT8，实测对输出的影响很小，却让单token的Attention计算带宽降低一半。配合缓存行对齐、按num_heads分块放置，减少访问冲突，又挤出一小块收益。

内存布局的另一个优化点是：把模型权重里访问最频繁的层分段提前读到片上SRAM做缓存。虽然SRAM只有768KB，但哪怕只缓存Embedding和输出层的部分权重，也能省去每次解码时对Flash/PSRAM的重复读取。这条路径在长序列场景下收益尤其明显。

3.6 第六刀：PSRAM/Flash带宽利用率的细节

前面的优化都在"消耗更少的字节"，这一刀在"把每个字节读得更快"。PSRAM的访问模式对带宽影响远大于很多人想象：连续大块读的带宽能到几百MB/s，而随机小粒度读可能跌到不足100MB/s。因此我把权重的存储布局从"按张量组织"改为"按解码执行顺序组织"，让权重的读取变成尽量长的连续DMA传输。

同时，Flash端也做了处理。模型文件直接从Flash按键读取在某些场合反而不如先搬运到PSRAM再解析，因为Flash的随机读延迟更高。我把模型加载阶段改为"整段顺序读入PSRAM，再在内存中建立权重指针表"，虽然占用内存，但把解码期的读取尽量变成了连续的PSRAM访问。这些小改动单看都不起眼，合起来贡献了最后0.2-0.3 tok/s的提升。

3.7 第七刀：调度与启动开销的挤水

最后这刀比前几刀都"软"，但很有效。解码是一个循环：读取token id → 查Embedding → 跑30层左右Transformer → 采样 → 输出。每一层之间的调度、每个算子的函数调用、每个循环里的边界检查、日志系统，这些都是"不产出token却消耗时间"的部分。

我把这些非算子开销一项项列出来，逐个消灭：算子之间用跳转表代替冗长的dispatch；循环边界手动展开；系统日志在编译期彻底关闭；采样阶段从浮点Softmax改为整数近似。最后，还把下一层权重的预取和当前层的计算重叠起来，用上了DMA的异步特性。这一刀之后，稳定跑到了4.31 tok/s。这个数字并不完美，但作为阶段性的终点，足够支撑整个系列的复盘。

4. 实测数据与瓶颈拆解

数字是工程的镜子。这一章把各阶段的实测结果、瓶颈变化规律和最终体验汇总一下，方便后来者对照自己的实验。数据测的都是同一个模型、同一块开发板、相同输入长度下解码阶段的token吞吐。

4.1 优化前后完整数据对比

这张表说明一个问题：没有任何一项优化是"一锤定音"的，7倍是每一阶段叠加出来的。同时也要注意各阶段的相对收益在递减，这说明瓶颈在转移，从"量化损失"到"带宽消耗"到"算力利用"再到"系统开销"，每个环节的优化空间都在被吃干榨净。

4.2 每个阶段谁是瓶颈：带宽、算力还是内存延迟

基线期，整个系统是"带宽+低效算力"双瓶颈交叠：标量GEMV导致算力不足，而随机读取PSRAM导致带宽也没用满。换INT4后，权重字节数降下来，带宽压力缓解，这时算力瓶颈完全暴露，所以向量化这一刀才会收获从1.6到2.8的大幅跳升。

向量化完成后，算力不再是绝对瓶颈，内存访问模式开始主导。连续读取、DMA重叠、算子融合都在解决"如何让数据少走回头路"。等这些都做完了，剩下的瓶颈是PSRAM带宽本身——4.31 tok/s对应的权重读取带宽利用率已经相当高，再想往上加，就得换更激进的模型压缩或蒸馏方案。总的来说，这个项目的瓶颈迁移路径是：带宽与算力双重受限 → 算力受限 → 访问模式受限 → 原始带宽受限。知道自己在哪一阶段，就知道下一步该优化哪里。

4.3 关于4.31 tok/s的体验感受

4.31 tok/s是什么概念？生成一个20字的短句大约需要5秒，比人读稍慢，但已经能用来做交互式的单轮问答或指令任务。考虑到这个速度是在一块不带散热器、整体功耗控制在几瓦之内的开发板上做到的，实际意义就不同了，它意味着"本地小模型推理"在MCU级别有了真正的产品化可能性，可以用于离线语音助手、传感器节点决策、隐私敏感的边缘场景。

当然，也要诚实说：这个速度跑长对话依然吃力。序列变长后，Attention部分的耗时占比会上升，KV Cache量化带来的收益会被稀释。所以4.31更像是一个"方法论验证值"，而不是"体验天花板"。后续系列里我会继续探索更长序列下的优化策略，目标是做到长对话下也能维持3 tok/s以上。

5. 常见问题与避坑实录

做这个项目踩过的坑，比做成的事情多。很多问题在PC上永远不会出现，一旦落在MCU狭小的内存和复杂的外设体系里，就会以最刁钻的方式冒出来。这一章挑几个最有代表性的整理成速查，希望后面的朋友少走弯路。

5.1 内存溢出与PSRAM初始化问题

跑0.5B INT4模型，权重接近270MB，而PSRAM通常只有16MB，这明显放不下，是不是搞错了？不，实际方案是把模型文件放在Flash里，按层加载进PSRAM/SRAM计算，用完即弃。也就是说，任何时候内存里只有"一层权重+激活值+KV Cache"，而不是整个模型。这也是为什么内存布局、DMA预取这些细节如此重要——它们决定了每层切换的开销有多大。

PSRAM初始化有个常见坑：上电后如果直接大规模访问PSRAM，会因为尚未完成校准而出现总线错误。正确做法是等待系统初始化完成、并显式调用缓存/校准API。另外，PSRAM的功耗和访问延迟对频率敏感，我最终把PSRAM频率稳定在官方推荐的规格上，而不是盲目拉高，换来了更稳定的带宽。

注意：不要看到"16MB PSRAM"就想着把整个模型塞进去。MCU跑LLM的标准姿势是"流式分层加载"，Flash是仓库，PSRAM是快递站，片上SRAM才是工作台。

5.2 算子缺失与编译失败

用MLC-LLM交叉编译时，最常遇到的是算子缺失：某个模型结构用到了TVM后端还没有实现的算子，编译直接报错。我的处理方式是绕开：能改模型结构的改模型，不能改的就退回llama.cpp，或者用自定义TVM算子注册补齐。这个过程在没有网络搜索辅助的情况下会比较耗时，所以强烈建议先跑通llama.cpp，确保模型本身没问题，再上编译优化。

另一个编译坑是RISC-V向量扩展的编译参数：如果编译器不知道目标CPU支持向量指令，生成的代码就是标量版本；如果指定了错误的向量指令集，又会编译失败甚至生成非法指令。最终我用的参数组合是：在ESP-IDF的CMake配置里手动开启架构相关选项，并关闭不必要的浮点ABI选项，确保向量指令不被编译器自动降级。

5.3 发热、降频与稳定性

双核跑满400MHz时，芯片温度上升很快。虽然我没遇到过热关机，但观察到频率保护机制启动后，tok/s会明显下滑到3.5附近。解决方案很朴素：加一块小型铝散热片，同时把解码循环做成"限制电流峰值"的节奏，避免长时间全核满负荷。实测散热片加上之后，连续生成3分钟长文本也能稳定在4.2以上。

还有一个奇怪但常见的问题：长时间运行后，PSRAM访问速度会略有下降。排查下来是电源管理策略在作怪——某些外设会因为空闲而进入低功耗状态，唤醒需要额外时间。解决方法是显式设置电源保持，禁用不必要的省电模式。这类"玄学掉速"问题，多半都能在电源管理配置里找到答案。

5.4 事前测试小工具：先测带宽再测算力

如果你准备在自己的板子上复现这套优化，我建议先做两个微基准测试，别急着跑模型。第一个是内存带宽测试：写一个连续读大数组的循环，测出PSRAM实际可用读带宽，这是你的理论天花板。第二个是向量算力测试：用向量指令循环做乘加，测出每秒能完成多少次MAC，这是你的算力上限。两个数字一对比，马上就能判断该往哪个方向优化。

这个工作来自一个惨痛教训：我最初在算力优化上花了不少时间，后来发现带宽早就见顶了，算子再快也没用。微基准测试虽然朴素，但能帮你避免在错误方向上自我感动。在系列文章里，我会把这两个测试的完整代码贴出来，包括如何排除缓存干扰、如何计算有效带宽。

6. 系列规划与后续文章

作为总览篇，我必须交代清楚接下来整个系列要写什么。这篇文章是一个地图，具体的路径细节会在后续每一篇里展开。规划的顺序按照"由易到难、由上游到下游"的原则安排，确保每个阶段都有可验证的中间结果。

6.1 后续文章内容安排

系列的第二篇会讲ESP32-P4开发环境与工具链的完整搭建，包括ESP-IDF版本选择、PSRAM配置、RISC-V向量扩展的编译参数，以及如何把llama.cpp跑成第一个可用的基线。第三篇专门拆解INT4量化与融合反量化的实现，对比q4_0和q4_K在RISC-V上的表现。

第四篇是手写向量GEMV的核心细节，包括内存布局、寄存器分配、循环展开和双核分工。第五篇讲算子融合和TVM/MLC-LLM的交叉编译实践，偏编译器工程。第六篇聚焦KV Cache量化、长序列处理和内存池设计。最后会有一篇性能调优工具篇，把微基准测试、profiling方法和数据可视化手段一并放出来。整体读完，你应该能独立在ESP32-P4上复现甚至超越4.31 tok/s。

6.2 给想复现的朋友的启动建议

如果你准备在一个月内复现这套方案，我的建议是三步走。第一步，别碰优化，先让llama.cpp在你的板子上跑通，用默认设置输出第一句话，记录基线数据。第二步，做带宽和算力的微基准测试，搞清楚你的板子物理上限。第三步，按"量化→向量化→融合→并行→内存优化"的顺序逐项攻坚，每完成一项保存一个版本，并更新性能表格。

这套流程里最忌讳的是"一口吃成胖子"。同样是从0.61到4.31，每一小步都是可验证、可回滚的。我个人的体会是，MCU上的LLM优化本质上是一场"预算管理"游戏：预算就是时间、内存和功耗，你要做的不是无限提高性能，而是在预算内把体验推到最优。踩过这些坑之后回头看，ESP32-P4的意义不在于它证明了某个极限数字，而在于它让嵌入式开发者和AI工程师在同一个工作台上对话——这种价值，比任何benchmark都重要。

最后再分享一个小技巧：优化过程中保持一个"已经能跑"的备份版本，每次动手改代码之前先确认回滚点。这个习惯救了我很多次，尤其在编译器行为异常或PSRAM出现奇怪故障时，一个能跑的旧版本价值千金。这个系列才刚刚开始，接下来的路还长，我们下篇见。