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做硬件设计这些年，SATA接口几乎是绕不开的一个模块。不管是做存储阵列、工控主板、图像记录设备，还是给FPGA外挂一块大容量硬盘，最后都要面对同一个问题：把SATA接口画稳、布好，保证6Gbps速率下不丢数据、不掉链。对很多刚开始接触高速电路的工程师来说，SATA是特别合适的练手对象——速率不算最高，差分对和引脚数量也不多，但它涵盖了高速设计需要的一整套思考方法：接口规范怎么读、PHY怎么配、AC耦合电容放哪里、差分阻抗做多少、等长和间距怎么控制、回流路径怎么保证。

这篇文章把我实际做SATA硬件设计时的思路、参数、踩过的坑整理出来，从接口规范一路讲到高速布线技巧，全程都是可落地的经验。适合正在画原理图、准备Layout的硬件工程师和PCB工程师，也对想搞明白SATA硬件原理的嵌入式软件工程师有帮助。

1. SATA接口规范与硬件设计整体思路

1.1 SATA版本演进：规范差异到底在哪里

SATA从诞生到现在经历了三个主要速率阶段：SATA I（1.5Gbps）、SATA II（3Gbps）、SATA III（6Gbps）。很多工程师把关注点放在“速率变快”上，但从硬件电路设计角度，版本升级带来的不只是“快一倍”这么简单，而是对整个传输链路提出了完全不同的电气要求。

从1.5Gbps到6Gbps，基频从750MHz一路升到3GHz。这个频率下，PCB走线的分布参数效应非常明显，过孔残桩、连接器引脚、AC耦合电容的封装尺寸都会对信号产生实质性影响。很多板子在SATA I/II时代随便拉线就能跑，到了SATA III就出现链路上不去、误码、掉盘等问题，根源就在这里。

另外这里说的接口规范，和软件圈常说的RESTful API不是一回事。硬件领域的接口规范是引脚定义、时序、电气参数、协议握手规则的集合，SATA规范文档里大量篇幅是在规定差分电压幅度、眼图模板、抖动容限这些物理层指标。做硬件设计，首先要学会读这类规范，而不是只看参考设计里怎么接。

1.2 整机链路架构与器件选型思路

先给自己画一条清晰的链路图：主机控制器（HBA/SoC/FPGA）→ PHY层收发器 → AC耦合电容 → 连接器 → 线缆 → 设备端连接器 → 设备端PHY → 设备控制器。

关键点是PHY芯片的位置。SATA控制器的PHY一般集成在SoC或桥接芯片内部，接口引脚会以差分对的形式引出来。我们在原理图上看到的SATA_TX_P/N和SATA_RX_P/N，就是已经经过PHY处理后的高速模拟信号。如果PHY在芯片内部，硬件的自由度就被限制了不少，更多是保证外部走线和器件不破坏PHY本身的信号质量。

选型时要考虑几个方向：

• 桥接芯片：比如USB转SATA、PCIe转SATA，常见厂商有JMicron、ASMedia、祥硕等。这类芯片集成度高，外围电路少，但要注意参考时钟、复位时序、电源供电顺序不能想当然。
• SoC自带SATA控制器：大多数工业级/车规级处理器都带，比如NXP i.MX系列、Rockchip RK35系列、全志等。优点是成本低，缺点是PHY的电气特性由芯片内部决定，我们能控制的就是PCB走线和外部器件。
• FPGA实现SATA主机：不少项目用Xilinx 7系列、Ultrascale的GTP/GTX/GTH跑SATA协议。这里有个容易忽略的坑：GTP/GTX自身是通用串行收发器，不是专用的SATA PHY，需要按SATA电气规范配置输出摆幅、端接、预加重，还要在FPGA里实现OOB检测和8b/10b编解码。调试难度比直接用SoC高一个量级，但胜在灵活。

选型层面我的建议很直接：能用SoC自带控制器就不要外挂芯片，能买成熟桥接方案就不要自己拿FPGA做SATA主机。只有在需要扩展多个盘、需要特殊协议处理时才值得上FPGA方案。硬件工程师的时间成本永远比芯片差价贵。

2. 原理图设计要点：引脚定义、电源与PHY配置

2.1 SATA引脚分组与热插拔电源设计

SATA标准接口分为数据口和电源口两部分。数据口是7pin，其中两对差分信号（TX±、RX±）加3根地线；电源口是15pin，提供三组电源（3.3V、5V、12V）以及地线、热插拔检测和PWDIS引脚。

原理图设计时先把引脚分好类：差分信号、电源、地、Sideband信号。Sideband信号中尤其注意PWDIS（Pin 11），它用于设备电源禁用控制，不设计时需要按下拉电阻处理，避免悬空导致设备意外掉电。有些硬盘对PWDIS时序敏感，处理不好会出现“识别到盘但供电异常”的诡异问题。

热插拔功能是SATA的特色优势，但做热插拔不是“把连接器引脚接上电源就行”这么简单。热插拔要考虑几个问题：

• 电源引脚比信号引脚长（标准15pin电源中电源触针和地触针设计为长度不同），实现先接地、后接电源、再接信号的顺序；
• 热插拔瞬间会产生浪涌电流，主机端供电需要有过流保护和缓启动电路，最常用的是带软启动的负载开关，比如TI的TPS2592x系列或类似器件；
• ESD保护器件必须紧挨连接器放置，否则插拔瞬间的静电放电可能直接打坏PHY。

有一个很容易犯的错：SATA连接器的地引脚没有跟PCB地平面可靠连接，或者连接器下方的地平面被挖空。这样插拔时回流路径不完整，轻则信号眼图恶化，重则ESD电流沿着信号线窜进主控，直接烧芯片。SATA连接器的每个地引脚都要用短而宽的走线打过孔到地平面。

2.2 AC耦合电容、参考时钟与PHY参数设置

SATA规范明确要求TX端串联AC耦合电容，容值范围是0.01μF~0.1μF，项目中用得最多的是100nF/0402或0603封装。为什么必须要有这个电容？因为通信双方的PHY共模电平可能不一样，AC电容可以隔断直流分量，只让交流信号通过，就像两个人各站在不同的电梯里，电梯楼层不一样，但电梯之间的门洞可以让说话声传过去。

这个电容看着简单，但位置和封装都很有讲究。经验做法是放在靠近发送端一侧，且电容焊盘到PHY引脚的走线要尽量短，不要留下长stub。早期我在一块板上把AC电容放到了靠近连接器一侧，走线绕了一大圈，结果6Gbps眼图质量明显差，挪到发送端附近后改善很多。有些设计会采用两个电容并联来降低ESL，对SATA III这种速率来说必要性不大，一个高质量MLCC就够了。

参考时钟方面，不同芯片要求不一样。有些SoC需要25MHz晶振，有些需要专用的SATA参考时钟（比如100MHz甚至150MHz差分时钟）。时钟的精度和抖动直接影响PHY的恢复能力，SATA规范对参考时钟的频率容差要求很严格，通常要控制在±100ppm以内甚至更紧。

FPGA做SATA主机时，PHY的配置项更多。以Xilinx GTP/GTX为例，需要设置的参数包括：

• 参考时钟频率和PLL分频倍频设置，线速率6Gbps时内部PLL的VCO频率要落在允许范围内；
• TX/RX极性，如果PCB走线不小心把正负交换了，是可以通过配置极性翻转软件修复的；
• RX端接和均衡设置，GTP内部有RX Equalizer，需要根据走线长度调档；
• 发送摆幅和预加重，走线较长时可以适当增加预加重来补偿高频损耗。

但要注意：FPGA的GTP/GTX在SATA模式下并不完全等同于物理层PHY，OOB信号检测往往需要额外逻辑实现。很多团队在FPGA驱动SATA项目上卡住，不是卡在PCB，而是卡在OOB时序和电源管理状态的转换上。

2.3 连接器选型与ESD防护的取舍

SATA连接器形态主要有标准7+15一体式数据电源座、单独7pin数据座、eSATA座、M.2 SATA连接器等。选连接器不完全看价格，要看机械可靠性和高频特性。廉价连接器的金属端子镀层不均匀，插拔几次后接触电阻变大，高速信号质量会明显劣化。对于要求常年稳定运行的产品，连接器这部分预算不建议省。

ESD防护是另一个容易踩坑的点。SATA连接器暴露在外，ESD防护器件必不可少，常用方案是低结电容TVS阵列。这里的关键参数是结电容，普通TVS可能有3pF甚至更高，用在低速信号上没问题，但用在6Gbps差分对上，等于在信号线上并联了一个低通滤波器，高频分量会被吃掉一大截。

我在一块板子上遇到过很典型的案例：SATA III链路上电后只能协商到3Gbps，降到1.5Gbps就稳定，反复排查后发现问题出在ESD防护器件上——一颗标称3.5pF结电容的TVS阵列，直接并联在SATA差分线上。换成一款0.8pF的器件后，6Gbps眼图立即恢复正常。从那以后，SATA这类高速口我选ESD器件都先确认结电容，绝不只看TVS的耐压和钳位能力。

差分线上的ESD器件还要求器件本身的封装寄生尽量小，放置位置必须靠近连接器且连接线尽量短。最佳做法是TVS阵列放在连接器焊盘正后方，每个通道单独打地过孔，不要共享过孔，避免串扰。

3. 高速布线实战：从叠层规划到差分对控制

3.1 叠层规划与参考平面：高速设计的地基

布线之前先想清楚叠层，这点无论强调多少次都不过分。SATA差分线的阻抗是靠“线宽、间距、到参考平面的距离”共同决定的，叠层不确定，后面所有阻抗计算都是空中楼阁。

4层板可以做SATA设计，但要注意高速信号层必须紧邻完整的参考平面。我推荐一个实用的4层叠层方案：

• L1：信号层（SATA走线、普通信号）
• L2：GND完整地平面
• L3：电源平面（或分割电源）
• L4：信号层（低速信号为主）

SATA差分对尽量走在L1层，直接参考L2地平面。为什么强调紧邻完整参考平面？因为高速信号的回流电流总是沿电阻最小的路径流动，大多数情况下这个路径就是信号正下方参考平面上形成的投影路径。参考平面完整，回流路径就连续；参考平面被割断，回流电流就要绕路，绕路的区域会形成一个很大的环路面积，既增大电感也引入噪声。这就像两条腿走路，每一步都得踩在坚实的地面上，中间突然有个坑，步伐再稳也会晃。

6层板会从容很多，推荐叠层：

• L1：信号（SATA走线）
• L2：GND
• L3：信号/电源
• L4：电源/信号
• L5：GND
• L6：信号（SATA走线或低速信号）

L1和L6都能给出完整的参考平面。在板厚1.6mm、JLC7628这种常见叠层下，表层差分对线宽/间距大概在0.15mm/0.15mm量级，可以做到接近100Ω差分阻抗。但具体多少还要用Polar Si9000或者Saturn PCB Toolkit这类工具按实际叠层计算。

还有一个常说但总有人违反的原则：高速信号禁止跨分割。不管参考平面是GND还是电源平面，只要差分对下方被挖空或跨越分割线，阻抗立刻突变。信号根本不知道你画的是GND还是POWER，它只知道参考平面在这个位置“断了”。至于FR-4板材在6Gbps能不能用？我明确说，大部分板内走线长度在几英寸以内的场景，FR-4没问题，不需要上高端高速板材。只有当走线很长或环境很恶劣时才考虑M6、M7等级材料。

3.2 差分对布线参数：阻抗、等长、间距怎么控

SATA差分对线阻抗按100Ω差分控制，规范对连接器/线缆部分的要求更宽松一些，但PCB上我习惯按±10%以内控制，给链路留更多裕量。影响差分阻抗的三个核心参数是线宽、线间距、介质厚度。这里有个初学者容易误会的点：差分阻抗不是单纯由单端阻抗决定的，线间距越小耦合越强，差分阻抗相对单端阻抗的变化就越大。所以不能只看线宽，要同时关注线间距。

走线规则上，我自己的经验值是这样的：

• 对内等长：尽量控制在5mil以内。SATA III一个UI周期约166ps，电信号在FR-4中传播速度约为每英寸170ps左右。5mil的等长误差对应的时延差不到1ps，这精度足够。但如果等长差到50mil，就会产生约8.5ps的偏斜，对高频信号不可忽略。
• 对间等长：TX和RX两对之间差100mil以内问题不大，但最好也做等长处理，方便统一约束。
• 差分对之间的间距：保持3倍线宽以上（3W规则），或者至少20mil，避免相邻差分对之间串扰。
• 差分对与其他信号间距：距离时钟、复位等敏感信号要拉到足够远，最好是包地处理。
• 换层：尽量少换。必须换层时，两个过孔要对称放置，且紧挨着增加回流地过孔。

关于差分线要不要包地，我的看法是：如果空间允许，包地且地线间隔打孔，对隔离干扰有帮助；但包地不完整（地线断断续续）反而不如不包。不完整的包地就像围栏围了一半，不仅挡不住干扰，还可能因为地铜皮和信号线的耦合改变阻抗。

3.3 过孔、残桩与回流路径：容易被忽略的细节

过孔对高速信号来说是不可避免的阻抗不连续点。SATA差分对换层时会经过两个过孔，如果过孔直径、焊盘、反焊盘设计不当，会产生明显的寄生电容和电感。更麻烦的是过孔残桩——从信号所走的过孔段落向下延伸到其他层的多余部分。

残桩就像一条宽敞的双车道公路，却在一处路口留了一截几十米的断头路。高速信号在断头路末端发生反射，反射回来的能量会叠加到原始信号上，表现为眼图上的振铃和抖动。SATA 6Gbps的基频是3GHz，如果残桩长度超过一定值，对信号的影响就不能忽略了。

处理方式有几种：

• 调整叠层和走线层，让SATA信号走在靠近焊接面的一侧，尽量减少过孔贯穿长度；
• 使用背钻工艺，把盲孔底部多余的铜钻掉，成本稍高但对高速信号效果明显；
• 如果是FPGA BGA封装扇出，过孔不可避免，那就尽量用小的机械过孔（比如8/16mil激光孔），控制反焊盘尺寸。

过孔两侧的走线都要做阻抗匹配缓冲。实践中，我一般会在差分过孔周围加地孔，形成类似“过孔围栏”的结构，抑制过孔间的模式转换和串扰。过孔的距离、孔径、STUB长度这些细节，对6Gbps链路往往是决定成败的关键。单看原理图，谁也没法想象一根网线一样细的物理结构，会对系统稳定性产生这么大影响，但实际的SI问题恰恰都藏在这里。

4. 仿真与实测：眼图验证和调试心得

4.1 为什么建议先做信号完整性仿真

6Gbps这个速率，板材和过孔的问题已经不能寄希望于“先做出来再改”。一块四层板改版一次的成本和时间都很大，而仿真能提前暴露大部分信号完整性问题。

SATA链路仿真常用的流程是这样：先提取差分走线和过孔的S参数，加上AC耦合电容模型、连接器模型，构成一条完整链路，然后在仿真软件里跑眼图和TDR。工具方面，HyperLynx、ADS、SiSoft都是工程上常用的，如果项目预算有限，也可以用KiCad配合openEMS这类开源方案，虽然学习成本高一些，但对关键链路做验证足够了。

仿真能发现什么？最典型的有三类：阻抗不连续点反射、相邻差分对串扰、残桩导致的谐振。我之前模拟过一块6层板的SATA链路，仿真眼图明显闭合，排查定位到一个过孔残桩过长，然后调整了过孔设计，眼图立刻打开。如果没有仿真，这种问题靠示波器一点点找，可能要烧掉好几个星期。

需要注意的是，仿真模型不是越复杂越好。对于SATA这种速率，重点是连接器、过孔、AC耦合电容这几个离散器件，它们的不连续性远大于一段均匀走线。把这几段模型做准确，仿真结果就有工程参考价值。

4.2 眼图测试步骤与常见波形问题判断

板子做回来之后，验证工作是必不可少的。SATA III的眼图测试需要高带宽示波器，理论上示波器带宽至少要有8GHz，建议预算允许直接上12GHz以上。为什么？6Gbps信号的基频是3GHz，但高速数字信号的谐波频谱能到基频的好几倍，示波器带宽不足会滤掉高频分量，测出来的眼图会失真，看起来像是上升沿变缓、眼高变矮，但这不是板子的问题，是测量系统的问题。

测试方法上，SATA信号规范定义了发送端眼图模板，需要在测试点（一般是靠近连接器处）测量，通过专用测试夹具连接示波器。观察的眼图参数主要是眼高、眼宽、抖动（TJ、DJ、RJ）以及是否违反模板。如果眼图眼高偏低，重点查差分幅度设置、损耗和反射；如果眼宽变窄，多半是抖动过大，查参考时钟和电源噪声；如果模板违规，优先查阻抗不连续和串扰。

实测时我还养成了一个习惯：同一块板子至少测三个温度点，常温、高温、低温。SATA链接问题往往有温度相关性，有的盘在常温下一切正常，温度一高就掉链子。这通常跟电源纹波随温度漂移、连接器热胀冷缩导致接触不良有关，靠常温测试发现不了。

5. 现场实录：SATA链路上不去、掉盘的排查流程

5.1 先看协议层：OOB信号与链路训练

遇到SATA设备无法识别或速率协商不上，先不要急着动烙铁。SATA物理层建链靠的是OOB（带外信号）握手，一共有三组信号：COMRESET、COMINIT、COMWAKE。它们不是普通的连续差分信号，而是由特定脉宽和间隔组成的突发脉冲。

OOB信号的特点是幅度和正常数据信号不同，脉宽约几百纳秒。用示波器在差分对上抓波形，如果OOB完全没有，问题基本出在物理层：连接器没接好、PHY没上电、参考时钟没起振、AC电容虚焊。如果OOB有但握手不完整，比如COMRESET发出去但等不到COMINIT响应，那要检查对方设备是否上电、设备端PHY是否正常。

FPGA驱动SATA时，OOB问题更常见。GTP/GTX本身不做OOB检测，需要自己在逻辑里实现对突发脉冲的检测和发送，时序要求很严格。我遇到过一次FPGA内逻辑COMWAKE脉宽计数参数写错，导致链路训练始终超时，看上去像是硬件问题，最后定位是几行RTL代码的计数器位宽不够。所以FPGA方案的调试流程里，先把OOB波形抓出来看，再往后谈其他。

5.2 典型问题速查：供电、器件、工艺逐个排除

长期做SATA相关项目，我把踩过的问题整理成了一张速查表，遇到问题按表格排查效率高很多：

关于“掉盘”这个现象多说两句。很多工程师第一时间怀疑是SATA信号问题，但实际案例中，电源噪声引起的掉盘比例非常高。尤其3.5寸机械盘，启动瞬间电流很大，如果12V供电走线太细或者电容储能不足，会导致电压跌落，硬盘控制器复位，表现就是“盘不见了”。排查时务必先看电源，用示波器测硬盘供电引脚在启转瞬间的电压跌落幅度，比盲目改PCB走线有效得多。

还有一类问题跟线缆有关系。SATA线缆规范一般建议不超过1米，但实际市面上的线缆质量参差不齐，有的线屏蔽层接地不好，有的线差分对内绞合不匀。项目中如果允许，尽量使用带卡扣的优质线缆，并且绕开电源线束。线缆内的差分信号对之间是不做屏蔽的，靠的是差分本身的共模抑制，一旦外部噪声太强或者线缆被弯折挤压，照样会出问题。

5.3 一个完整的实战排查记录

去年一块采用FPGA做SATA主机的板卡，调试时出现一个非常奇怪的问题：同一块PCB，有的板子6Gbps稳定，有的板子只能跑到3Gbps，而且是随机分布的。生产时功能测试明明通过，客户装机后跑高压环境就掉盘。

一开始怀疑是连接器批次差异，但换了三个品牌的连接器仍然复现。后来把有问题的板子逐块换FPGA，问题跟着PCB走，不跟FPGA走。再排查到PCB制造环节，发现异常板子的过孔背钻深度不一致，部分过孔残桩长度甚至达到0.35mm。在6Gbps下，这个残桩的反射已经明显恶化信号。

解决方式是换了一家背钻控制更严格的板厂，并调整了叠层方案，把SATA信号层重新规划，尽量减少需要背钻的过孔数量。之后批量测试通过率明显提升。这个案例给我最大的教训是：高速PCB设计不只是“图纸上画得对”，制造环节的工艺能力同样要提前和板厂确认。背钻能力、阻抗控制公差、叠层对称性，这些参数应该在打样前就跟板厂书面确认，而不是等板子出问题后再排查。

6. SATA与M.2选型：从硬件设计角度聊聊接口演进

6.1 M.2 SATA与NVMe对PCB设计的影响

很多工程师纠结一个问题：新项目到底用SATA还是M.2？其实M.2只是物理接口形态，它既可以走SATA协议，也可以走PCIe/NVMe协议。M.2的B Key一般支持SATA和PCIe x2，M Key支持PCIe x4，做兼容设计时经常选B&M Key的座子。

从硬件设计角度看，M.2 SATA相比标准SATA连接器有一个明显优势：走线距离大大缩短。M.2盘直接插在板上，信号从主控到M.2金手指只有几厘米，链路损耗小，对阻抗控制的要求也相对宽松。标准SATA连接器则要过线缆，链路更长，不确定性更多。

但M.2也带来新的问题：机械强度不如标准SATA，震动环境下容易松动；M.2插座焊接工艺比标准SATA复杂，不良率更高；散热方面，M.2盘紧贴板面，发热集中，做产品时要考虑导热垫或散热片。

NVMe协议相比SATA协议延迟更低、带宽更高，但对应主机侧需要PCIe控制器，复杂度明显提升。如果产品只需要存录像、存日志、跑Linux系统，SATA协议完全够用，没必要为NVMe增加成本和功耗。做硬件选型最忌讳盲目追新，SATA在成本、成熟度、热插拔能力上的优势，在相当多工业场景里依然不可替代。

6.2 实际项目中的接口扩展与兼容设计

有些产品需要在同一块板上兼容SATA和M.2两种形态，这时候要提前规划走线。

通常做法是主控的SATA差分对分出两路，一路走标准SATA连接器，一路走M.2插座，通过拨码开关或电阻选焊决定用哪一路。这时要注意：没被选中的一路差分对不能悬空太长，否则会形成天线效应，影响另一路的信号质量。更稳妥的方式是在主控PHY之后加切换开关，比如PCIe/SATA信号切换芯片，但会增加成本和插损。

另外，很多项目需要把SATA信号转成USB或PCIe信号，比如老设备通过USB读SATA盘、或者把SATA盘接到电脑主板。这些场景需要桥接芯片，原理图设计时要留意芯片的晶振电路和EEPROM配置，很多桥接芯片需要通过EEPROM固化VID/PID和工作模式，寄存器配置错会导致识别异常。桥接方案的PCB布局要特别注意数字地与模拟地分离，桥接芯片本身的电源去耦不能省。

关于“sata硬盘和m.2硬盘”怎么选，我个人的经验是：如果是做内置存储模块、NVMe协议的带宽利用率高，选M.2；如果设备需要外接存储盘、需要热插拔、需要兼容现有SATA盘生态，选标准SATA；如果两者都有需求，就在接口形态上做兼容，把信号切换逻辑设计得足够稳。

7. 设计自查清单：SATA硬件电路设计checklist

最后分享一份我自己改版时逐项核对的自查清单。它不一定覆盖所有场景，但能挡住80%的常见问题。

原理图检查项：

• [ ] SATA数据差分对信号极性是否正确，TX对应RX，不要接反
• [ ] AC耦合电容是否串在TX路径上，容值是否在0.01~0.1μF范围
• [ ] 参考时钟是否按要求连接，频率、电平是否匹配PHY要求
• [ ] 连接器的每个地引脚是否都有到地平面的短连接
• [ ] ESD防护器件结电容是否小于1pF，位置是否靠近连接器
• [ ] 热插拔场景下电源是否有软启动、限流保护，PWDIS引脚是否处理
• [ ] 电源供电电压和纹波是否满足PHY和硬盘要求

PCB检查项：

• [ ] 差分走线阻抗是否按100Ω±10%控制，按实际叠层计算过
• [ ] SATA走线是否有完整参考平面，是否跨越分割区域
• [ ] 对内等长是否控制在5mil以内，对间等长是否有约束
• [ ] 差分对间距是否满足3W规则，与敏感信号隔离距离是否足够
• [ ] 换层过孔是否对称放置，回流地过孔是否添加
• [ ] 过孔残桩是否通过叠层、背钻等方式控制，尤其板厚大于1.2mm时
• [ ] 连接器、ESD器件下方地平面是否完整

测试验证项：

• [ ] 上电后能否正常识别设备，速率是否协商到目标值
• [ ] 示波器带宽是否足够（至少8GHz），眼图是否满足模板
• [ ] 高低温条件下是否稳定，是否存在温度相关掉链问题
• [ ] 电源纹波在瞬态负载下是否超标，尤其硬盘启停瞬间
• [ ] 长时间读写测试是否通过，记录io error计数

我把这个清单打出来贴在工位挡板上，每次评审前对着过一遍，救过我很多次。SATA设计本身不神秘，难的是把规范里的每一条电气参数变成PCB上实实在在的物理细节。6Gbps的速率在今天看来不是标杆，但这一套从接口规范到高速布线的设计方法论，放到PCIe、USB3.x这类更高速接口上同样适用，基本功打扎实了，后面上更高速率的项目会顺手得多。