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1. 项目缘起与整体设计思路

1.1 为什么选择ADRV9026做4T4R系统

ADRV9026这颗芯片在射频圈子里算是老熟人了，但真正拿它从零搭一套4T4R系统，踩过的坑远比想象中多。我最初接触这个项目，是因为手头有个宽带收发需求，要求四通道发射、四通道接收同时工作，频率覆盖还要够宽，线性度不能拉胯。选来选去，ADRV9026进入了视野——它集成了四路发射和四路接收通道，单芯片就能撑起4T4R的架构，省掉了多芯片同步的麻烦。

这颗芯片的核心价值在于集成度高。传统方案做4T4R，往往需要两颗甚至四颗收发器拼起来，通道间的相位一致性、本振泄漏、增益平衡都得逐个调，调试周期长不说，批量生产时一致性还难保证。ADRV9026把四发四收塞进一颗芯片里，通道间天然共享本振和时钟树，相位确定性和幅度一致性从芯片层面就有了保障。对于做相控阵、MIMO、波束赋形这类应用的人来说，这一点非常关键。

另一个让我下定决心的是它的接口。ADRV9026用的是JESD204B/C高速串行接口，相比传统的LVDS并行接口，走线数量大幅减少，PCB布局压力小了很多。4T4R全开的情况下，如果还用并行接口，光是数据线就能把FPGA的IO占满，布线层数也得往上加。JESD204B用几对差分线就能搞定，serdes速率够高，带宽完全不是瓶颈。

当然，选它也不是没有代价。ADRV9026的配置复杂度比单通道芯片高出一个量级，上电时序、时钟配置、JESD204B链路建立、多芯片同步，每一步都有讲究。我见过不少团队卡在链路建立这一步好几天，最后发现是某个时钟的相位关系没搞对。所以这篇内容，我打算把从零搭建的完整过程拆开来讲，重点放在那些容易翻车的地方。

1.2 4T4R系统的整体架构拆解

一套完整的4T4R射频系统，从信号链角度看，可以分成几个大的功能块。最前端是天线和射频前端模块，包括功率放大器、低噪声放大器、滤波器、开关这些。往中间走是ADRV9026这颗收发器，负责信号的上下变频、模数转换、数模转换。再往后是FPGA或ASIC，处理JESD204B链路、数字信号处理、数据打包。最后是时钟和电源子系统，给整个链路提供参考时钟和干净的电。

我习惯把这个架构画成三层：射频层、转换层、数字层。射频层处理的是高频模拟信号，关注的是阻抗匹配、插损、隔离度。转换层是ADRV9026的地盘，关注的是本振相位噪声、镜像抑制、增益平坦度。数字层是FPGA的战场，关注的是JESD204B链路稳定性、数据吞吐、时序收敛。

三层之间的接口定义清楚了，整个系统的调试就有了抓手。比如接收链路灵敏度不够，先看射频前端的噪声系数，再看ADRV9026的噪声系数和增益设置，最后查数字端的解调算法。发射链路EVM差，先查PA的线性度，再看ADRV9026的输出功率和本振泄漏，最后看数字预失真有没有生效。这种分层排查的思路，后面讲问题定位时会反复用到。

4T4R相比单通道系统，最大的区别在于通道间的一致性要求。四个发射通道之间的相位差要可控，四个接收通道之间的幅度和相位要匹配。ADRV9026内部有专门的通道间校准机制，但前提是外部时钟和本振分配要足够干净。如果本振信号到四个通道的路径长度不一致，芯片内部的校准也救不回来。所以PCB布局时，本振走线一定要等长，这是硬性要求。

1.3 方案选型的几个关键取舍

在正式动手之前，有几个选型决策会影响后续所有工作。第一个是FPGA平台的选择。ADRV9026的JESD204B接口需要FPGA端有对应的serdes资源，Xilinx的Zynq UltraScale+系列和Intel的Arria 10系列都是常见选择。我用的Zynq UltraScale+，主要是因为它的GTY收发器性能稳定，JESD204B的IP核成熟度高，调试工具链也顺手。

第二个是时钟方案。ADRV9026需要外部提供参考时钟，通常是一个高稳晶振或者时钟芯片输出的差分时钟。参考时钟的抖动指标直接影响射频性能，尤其是本振的相位噪声。我选了一颗超低抖动的时钟发生器，输出100MHz给ADRV9026做参考，同时给FPGA提供系统时钟。这里有个细节：ADRV9026内部有锁相环，可以把参考时钟倍频到本振频率，但参考时钟的相噪底噪会按倍频比恶化，所以参考时钟的相噪要尽可能低。

第三个是电源方案。ADRV9026对电源噪声很敏感，尤其是模拟电源和本振电源。我用了多级LDO加滤波的方案，数字电源和模拟电源分开走线，最后在芯片引脚处用磁珠和电容做隔离。实测下来，电源纹波控制在2mV以内，对EVM的改善很明显。如果电源纹波超过5mV，接收链路的底噪会明显抬升，发射EVM也会恶化。

第四个是JESD204B的链路参数。ADRV9026支持JESD204B和JESD204C，我选的是B版本，因为FPGA端的IP核支持更成熟。链路参数包括L（通道数）、M（转换器数）、F（每帧字节数）、K（每多帧帧数）、S（每帧采样数）。4T4R全开时，通常配置成L=8，M=8，F=4，K=32，S=1。这些参数在ADRV9026的配置文件和FPGA的IP核里必须完全一致，否则链路起不来。

2. 硬件设计与关键细节解析

2.1 ADRV9026外围电路设计要点

ADRV9026的引脚数量多，功能复用复杂，画原理图的时候稍不留神就会埋雷。我先把几个关键的外围电路模块拆开说。

射频端口匹配。ADRV9026的发射输出和接收输入都是差分端口，需要做巴伦转换到单端。发射端通常接巴伦再进PA，接收端从LNA出来经过巴伦进芯片。巴伦的选型要看频率范围，我用的宽带巴伦覆盖了所需的频段，插损控制在1dB以内。这里要注意，巴伦的相位不平衡度直接影响通道间的幅度一致性，选型时一定要看相位平衡指标，最好在5度以内。

本振输入。ADRV9026的本振可以外部输入，也可以用内部锁相环生成。我用的是内部锁相环，外部只提供参考时钟。参考时钟走差分线，阻抗控制100欧姆，走线尽量短，远离数字信号线。参考时钟的输入功率也有要求，一般在0到6dBm之间，功率太低锁相环锁不住，太高会损坏输入级。我在调试时就遇到过参考时钟功率不够导致锁相环失锁的情况，后来加了一级放大器才解决。

JESD204B接口。ADRV9026的serdes输出是差分对，走线要严格等长，差分阻抗100欧姆。我用的PCB叠层是8层板，serdes走线走在内层，上下都有地平面参考。走线长度差控制在5mil以内，过孔数量尽量少。如果走线太长或者过孔太多，眼图会闭合，链路误码率上升。实测下来，serdes速率在10Gbps以内时，只要走线规范，链路稳定性没问题。

电源和地。ADRV9026有多个电源域，1.3V的数字电源、1.8V的模拟电源、3.3V的接口电源，每个电源域都要单独滤波。我用了铁氧体磁珠加电容的组合，磁珠选的是高频特性好的型号，电容用0.1uF和10uF并联。地平面要完整，模拟地和数字地在芯片下方单点连接，避免数字噪声串到模拟区。

2.2 JESD204B链路参数计算与配置

JESD204B链路的参数配置是ADRV9026开发中最容易出错的地方。我先把几个核心参数的含义说清楚，再讲怎么算。

L是链路中的通道数，也就是serdes差分对的数量。4T4R全开时，ADRV9026通常用8个通道，每个通道负责一部分数据的传输。M是转换器的数量，4个发射加4个接收，一共8个转换器。F是每帧的字节数，K是每多帧的帧数，S是每帧的采样数。

链路速率计算公式是这样的：线速率 = (M × S × N' × 10/8 × 采样率) / L。其中N'是转换器的分辨率，ADRV9026是16位，但JESD204B传输时会做8B/10B编码，所以有效数据要乘以10/8。采样率取决于信号带宽，我用的采样率是245.76MSPS。

代入算一下：M=8，S=1，N'=16，采样率=245.76M，L=8。线速率 = (8 × 1 × 16 × 10/8 × 245.76M) / 8 = 4915.2Mbps。这是单通道的线速率，实际配置时还要考虑链路开销，通常会留一些余量。

配置的时候，ADRV9026的寄存器要设置成和FPGA端完全一致的参数。我见过有人FPGA端配了L=8，芯片端配了L=4，链路死活起不来，查了半天才发现是参数不匹配。所以配置前一定要把两边的参数表对齐，逐项核对。

还有一个容易忽略的点是K值。K决定了多帧的长度，影响链路的确定性延迟。如果系统要求通道间严格同步，K值要选得合适，通常32或16比较常见。K值太小，同步头占比高，有效带宽下降；K值太大，同步建立时间长，延迟不确定。

2.3 时钟树设计与相噪优化

时钟是射频系统的心脏，ADRV9026对时钟的要求尤其高。整个时钟树从参考晶振开始，经过时钟发生器，分配到ADRV9026和FPGA。

参考晶振我选的是OCXO，频率稳定度和相噪都很好。晶振输出到时钟发生器，时钟发生器再分出多路差分时钟。这里要注意，时钟发生器的输出抖动要足够低，否则会恶化ADRV9026的本振相噪。我选的时钟发生器抖动在100fs以内，实测对EVM的影响可以忽略。

ADRV9026内部锁相环的环路带宽也需要配置。环路带宽太宽，参考时钟的相噪会透传到本振；环路带宽太窄，锁相环的锁定时间变长，而且压控振荡器的相噪会占主导。我通常把环路带宽设在100kHz到200kHz之间，具体值要根据参考时钟的相噪和压控振荡器的相噪曲线来折中。

本振走线要等长，这一点前面提过，但值得再强调。四个发射通道和四个接收通道的本振路径如果长度不一致，通道间的相位差就会随频率变化。我见过一个案例，本振走线差了200mil，在2GHz时通道间相位差到了十几度，波束赋形直接失效。后来重新布局，把走线差控制在10mil以内，相位差降到1度以下。

2.4 电源方案与噪声抑制

ADRV9026的电源噪声抑制比（PSRR）在低频段还可以，但高频段会下降。所以电源滤波要覆盖宽频段。我的方案是：开关电源做一级降压，LDO做二级稳压，最后在芯片引脚处用磁珠和电容做高频滤波。

开关电源的开关频率要避开射频信号的频段，我选的是2MHz开关频率，远离工作频段。LDO选的是低噪声型号，输出噪声在10uVrms以内。磁珠选的是高频阻抗高的型号，在100MHz以上有几十欧姆的阻抗，能有效抑制高频噪声。

实测的时候，我用示波器看了电源纹波，峰峰值在2mV以内。如果纹波超过5mV，接收链路的噪声系数会恶化1dB以上，发射EVM也会变差。所以电源这块不能省，该用的滤波器件都要用上。

3. 软件配置与实操过程

3.1 上电时序与初始化流程

ADRV9026的上电时序有严格要求，顺序错了芯片可能不工作，甚至损坏。我按照数据手册的要求，把上电过程分成几个阶段。

第一阶段是电源上电。1.3V数字电源先上，然后是1.8V模拟电源，最后是3.3V接口电源。每路电源之间间隔至少1ms，让电源稳定后再上下一路。我用的是电源管理芯片，可以编程控制上电顺序，省去了外部时序电路。

第二阶段是复位释放。ADRV9026有一个复位引脚，低电平有效。电源稳定后，拉高复位引脚，芯片开始内部初始化。复位释放后要等至少10ms，让内部锁相环锁定。

第三阶段是寄存器配置。通过SPI接口写入配置寄存器，包括时钟配置、JESD204B参数、通道增益、本振频率等。配置顺序也有讲究，先配时钟，再配JESD204B，最后配射频通道。如果顺序反了，JESD204B链路可能建立不起来。

第四阶段是链路建立。配置完成后，启动JESD204B链路，等待同步信号。同步成功后，芯片开始正常收发数据。整个过程我写了一个初始化脚本，按顺序执行，每一步都有状态检查，出错就报错停止。

3.2 SPI寄存器配置实操

ADRV9026的寄存器数量很多，手动配置几乎不可能，通常用厂商提供的配置工具生成配置文件，再通过SPI写入。我用的是ADRV9026的评估软件，先生成配置脚本，再移植到自己的平台上。

配置脚本的核心是几个关键寄存器的设置。时钟配置寄存器要设置参考时钟频率、锁相环倍频比、输出时钟使能。JESD204B配置寄存器要设置L、M、F、K、S等参数，还要设置链路模式（B版本还是C版本）。射频通道配置寄存器要设置增益、本振频率、滤波器带宽。

SPI写入的时候要注意时序。ADRV9026的SPI接口支持4线模式，SCLK、SDIO、SDO、CSB。SCLK频率不能太高，我用的10MHz，稳定可靠。每次写入前先拉低CSB，写入地址和数据，再拉高CSB。写入后要读回寄存器验证，确保写入成功。

我踩过的一个坑是SPI地址位宽。ADRV9026的寄存器地址是16位，但有些配置工具生成的脚本用的是8位地址，直接移植会出错。后来我仔细看了数据手册，确认地址是16位，修改后正常。

3.3 JESD204B链路建立与调试

JESD204B链路建立是调试中最耗时的环节。链路建立的过程分几个阶段：代码组同步、初始通道对齐、用户数据阶段。

代码组同步阶段，接收端发送同步请求，发送端发送K码（K28.5），接收端检测到足够数量的K码后，认为代码组同步完成。这个阶段常见的问题是K码检测不到，原因可能是serdes极性反了、线速率不匹配、或者信号质量太差。我用示波器看serdes眼图，确认信号质量没问题后，检查极性配置，发现有一对差分线接反了，改过来就好了。

初始通道对齐阶段，发送端发送初始通道对齐序列，接收端对齐所有通道的延迟。这个阶段常见的问题是通道间偏斜太大，导致对齐失败。ADRV9026支持通道间偏斜校正，但校正范围有限，如果PCB走线差太多，校正不过来。所以走线等长是前提。

用户数据阶段，链路进入正常传输。这个阶段要监控误码率，如果误码率太高，链路会断开重连。我通常用FPGA端的JESD204B IP核自带的误码率统计功能，实时监控链路质量。

调试的时候，我习惯先用低线速率建立链路，确认没问题后再提高到目标速率。低速率下链路裕量大，容易建立，建立后再逐步提高速率，定位问题更方便。

3.4 收发通道校准与性能验证

链路建立后，下一步是收发通道的校准。ADRV9026内部有校准机制，包括本振泄漏校准、镜像抑制校准、增益平衡校准。这些校准可以通过SPI触发，也可以配置成自动校准。

本振泄漏校准是发射通道的关键。本振信号会通过芯片内部的寄生路径泄漏到输出端，形成本振泄漏。泄漏太大会导致发射信号频谱在载波处有尖峰，影响EVM。校准的方法是发送一个直流信号，测量输出端的本振泄漏，然后调整芯片内部的校准寄存器，把泄漏抵消掉。我实测下来，校准后本振泄漏可以压到-60dBc以下。

镜像抑制校准是接收通道的关键。混频器的不平衡会产生镜像信号，镜像抑制不够会恶化接收机的选择性。校准的方法是输入一个单音信号，测量镜像分量，调整校准寄存器。校准后镜像抑制可以做到-50dBc以上。

增益平衡校准是通道间的关键。四个发射通道的增益要一致，四个接收通道的增益也要一致。ADRV9026内部有增益调整寄存器，可以微调每个通道的增益。我校准后通道间增益差控制在0.1dB以内，相位差控制在1度以内。

性能验证的时候，我主要看几个指标：发射EVM、接收噪声系数、通道间隔离度。发射EVM在2.4GHz、20MHz带宽下做到1.5%以内，接收噪声系数在3dB以内，通道间隔离度在-60dBc以下。这些指标满足大多数应用需求。

4. 常见问题与排查技巧实录

4.1 JESD204B链路起不来怎么办

链路起不来是最常见的问题，我整理了一个排查流程。

先看电源和时钟。电源纹波是否正常，时钟频率是否正确，参考时钟功率是否足够。我遇到过参考时钟功率不够导致锁相环失锁的情况，用频谱仪测参考时钟功率，发现只有-3dBm，低于数据手册要求的最低0dBm，加了一级放大器后正常。

再看serdes信号质量。用示波器看眼图，眼高和眼宽是否满足要求。如果眼图闭合，检查走线是否等长、阻抗是否匹配、过孔是否太多。我遇到过一对差分线走线差了50mil，眼图明显恶化，重新布线后正常。

然后看参数配置。L、M、F、K、S是否和FPGA端一致，线速率是否匹配，链路模式是否一致。我见过有人芯片端配了JESD204B，FPGA端配了JESD204C，链路死活起不来，改成一致后正常。

最后看同步信号。用逻辑分析仪抓同步信号，看时序是否正确。如果同步信号一直拉低，说明接收端没有检测到足够的K码，检查发送端是否正常发送K码。

4.2 发射EVM差怎么定位

发射EVM差的原因很多，我按信号链顺序排查。

先看数字端。基带信号是否正常，数字预失真是否生效，数据打包是否正确。我通常先用FPGA内部生成一个单音信号，看发射输出是否正常。如果单音信号EVM就差，问题在数字端或ADRV9026配置。

再看ADRV9026。本振泄漏是否校准，镜像抑制是否校准，增益设置是否合适。本振泄漏没校准的话，EVM会明显恶化。我校准时发现本振泄漏校准寄存器写错了，导致校准没生效，重新校准后EVM从3%降到1.5%。

然后看射频前端。PA的线性度是否足够，滤波器插损是否太大，阻抗匹配是否良好。PA非线性是EVM恶化的常见原因，如果PA输出功率接近饱和，EVM会急剧恶化。我通常把PA输出功率回退几dB，EVM会明显改善。

最后看电源和时钟。电源纹波是否太大，时钟相噪是否足够低。电源纹波超过5mV，EVM会恶化0.5%以上。时钟相噪差，本振相噪就差，EVM也会恶化。

4.3 通道间不一致怎么调

通道间不一致是4T4R系统的特有问题。我按以下步骤排查。

先看本振走线。四个通道的本振路径是否等长，如果不一致，通道间相位差会随频率变化。我用矢量网络分析仪测了四个通道的相位，发现2GHz时通道间相位差有8度，检查PCB发现本振走线差了150mil，重新布线后相位差降到1度以内。

再看增益设置。四个通道的增益寄存器是否一致，如果不一致，通道间幅度差会很大。我通常先读回所有通道的增益寄存器，确认一致后再做微调。

然后看校准。ADRV9026的通道间校准是否生效，校准数据是否写入。我遇到过校准数据没写入的情况，通道间幅度差到了1dB，重新校准后降到0.1dB。

最后看射频前端。四个通道的PA、LNA、滤波器是否一致，如果不一致，通道间差异也会很大。我通常用矢量网络分析仪测四个通道的S参数，确认一致性。

4.4 常见问题速查表

4.5 几个容易被忽略的实操细节

第一个细节是SPI写入后的读回验证。很多人写完寄存器就不管了，实际上SPI写入可能失败，尤其是长距离走线或者高频SCLK的情况下。我养成的习惯是每次写入后都读回验证，确认写入成功再继续。

第二个细节是JESD204B链路的误码率监控。链路建立后不代表就稳定了，误码率可能随时间变化。我通常在FPGA端加一个误码率统计模块，实时监控链路质量，误码率超过阈值就报警。

第三个细节是温度对性能的影响。ADRV9026的性能会随温度变化，尤其是本振频率和增益。我通常在高温和低温下都测一遍性能，确认全温范围内指标满足要求。如果温度漂移太大，需要加温度补偿。

第四个细节是PCB的散热设计。ADRV9026功耗不小，4T4R全开时功耗在5W以上，散热不好会导致芯片温度过高，性能恶化甚至损坏。我在芯片下方加了散热焊盘，通过过孔连接到地平面，再通过散热器把热量散出去。实测芯片表面温度在60度以内，性能稳定。

5. 系统联调与性能优化

5.1 收发链路的联合调试

收发链路单独调通后，下一步是联合调试。联合调试的目的是验证整个系统的收发性能，包括发射到接收的环路测试、通道间隔离度测试、动态范围测试。

环路测试是把发射输出通过衰减器接到接收输入，发送一个已知信号，看接收端解调出来的信号质量。这个测试可以验证整个信号链的增益、噪声系数、线性度。我通常发送一个20MHz带宽的OFDM信号，看接收端的EVM。如果EVM差，说明信号链中有非线性或者噪声太大。

通道间隔离度测试是测发射通道对接收通道的干扰。4T4R系统中，发射通道和接收通道同时工作，发射信号会通过空间耦合或者PCB耦合到接收通道，形成干扰。我通常测发射通道满功率输出时，接收通道的底噪抬升了多少。如果抬升超过3dB，说明隔离度不够，需要优化PCB布局或者加屏蔽。

动态范围测试是测接收机在不同输入功率下的性能。从灵敏度到饱和功率，看增益压缩和EVM变化。我通常测输入功率从-100dBm到-20dBm，看接收机的线性度。如果输入功率太高，接收机会饱和，EVM急剧恶化。

5.2 性能优化与指标权衡

系统联调后，通常还有一些指标需要优化。优化的过程是权衡的过程，几个关键指标之间往往互相制约。

发射EVM和输出功率的权衡。输出功率越高，PA越接近饱和，EVM越差。我通常把PA输出功率回退3到6dB，EVM可以改善1%以上。如果系统要求高输出功率，就需要选线性度更好的PA，或者用数字预失真来补偿。

接收噪声系数和增益的权衡。增益越高，噪声系数越低，但线性度越差。我通常把接收增益设在中间值，兼顾噪声系数和线性度。如果系统要求高灵敏度，就提高增益；如果要求大动态范围，就降低增益。

通道间一致性和功耗的权衡。通道间校准需要额外的功耗，校准越精细，功耗越高。我通常根据系统要求选择校准精度，如果通道间一致性要求不高，可以降低校准精度，节省功耗。

5.3 批量生产的一致性保障

从单板调试到批量生产，一致性是最大的挑战。我总结了几个保障一致性的措施。

第一个是PCB的一致性。批量生产时，PCB的阻抗、走线长度、层叠结构都要一致。我通常要求PCB厂商提供阻抗测试报告，确认每批板的阻抗在公差范围内。

第二个是物料的一致性。ADRV9026、巴伦、LNA、PA等关键物料的批次要一致，不同批次的物料性能可能有差异。我通常要求供应商提供批次一致性报告，确认关键指标在公差范围内。

第三个是校准的一致性。批量生产时，每块板都要做校准，校准参数要一致。我通常写一个自动校准脚本，每块板自动校准，校准数据自动保存，确保校准一致性。

第四个是测试的一致性。批量生产时，测试环境和测试方法要一致。我通常用同一套测试设备，同一个测试脚本，确保测试结果可比。

5.4 实际项目中的经验教训

这个项目做下来，有几个教训值得分享。

第一个教训是不要忽视电源设计。我最初为了省事，电源滤波做得比较简单，结果EVM一直上不去，后来加强了电源滤波，EVM才达标。电源是射频系统的基础，基础不牢，地动山摇。

第二个教训是JESD204B链路参数一定要仔细核对。我最初配置的时候，芯片端和FPGA端的K值不一致，链路死活起不来，查了两天才发现。后来我养成了习惯，配置前先把两边的参数表打印出来，逐项核对。

第三个教训是本振走线一定要等长。我最初布局的时候没注意，本振走线差了150mil，通道间相位差到了8度，波束赋形直接失效。后来重新布局，把走线差控制在10mil以内，问题解决。

第四个教训是校准不能省。我最初为了赶进度，跳过了本振泄漏校准，结果发射EVM一直不达标。后来补上校准，EVM从3%降到1.5%。校准虽然费时间，但省不得。

第五个教训是散热要重视。我最初没加散热器，芯片温度到了85度，性能明显恶化。后来加了散热器，温度降到60度以内，性能稳定。

5.5 后续扩展方向

这套4T4R系统调通后，还可以往几个方向扩展。

第一个方向是增加通道数。ADRV9026支持多芯片同步，可以用多颗芯片级联，扩展到8T8R甚至更多。多芯片同步的关键是时钟和本振的分配，要保证所有芯片的参考时钟同源，本振相位一致。

第二个方向是提高带宽。ADRV9026支持更宽的带宽，可以通过提高采样率来实现。提高采样率会增加JESD204B的线速率，需要FPGA端的serdes支持更高速率。

第三个方向是集成数字预失真。数字预失真可以补偿PA的非线性，提高发射EVM和输出功率。可以在FPGA端实现数字预失真算法，也可以使用ADRV9026内部的数字预失真功能。

第四个方向是优化功耗。4T4R全开时功耗不低，可以通过动态开关通道、降低采样率、优化电源效率来降低功耗。对于电池供电的应用，功耗优化尤其重要。

我个人在实际操作中的体会是，ADRV9026这颗芯片功能强大，但配置复杂，调试周期长。从零搭建一套4T4R系统，硬件设计、软件配置、系统联调，每个环节都有坑。但只要把基础打牢，电源、时钟、JESD204B链路这三块做扎实，后面的调试就会顺利很多。希望这篇内容能帮到正在做类似项目的朋友，少走一些弯路。