企业官网建设流程全解析

1. 这不是“画图软件入门”，而是你第一次亲手把电路从纸面变成铜箔的实操现场

嘉立创EDA画PCB教程——这个标题背后藏着的，不是又一个软件操作说明书，而是一次真实、有温度、带点手汗味的硬件落地过程。我带过二十多个应届电子工程师做第一块双层板，几乎所有人卡在同一个地方：原理图连得滴水不漏，一进PCB编辑器就懵——走线像迷宫，铺铜像涂鸦，DRC报错满屏飞，最后盯着“未连接网络”发呆。问题从来不在软件功能多寡，而在你是否理解“双层板”这三个字背后的物理约束、电气逻辑和制造边界。

嘉立创EDA之所以成为新手首选，并非因为它“简单”，而是它把行业里那些藏在工厂文件里的硬性规则，用可视化方式摊开给你看：比如顶层走信号线、底层走地线这种基础分层逻辑，不是设计习惯，而是为了解决回流路径最短、减少电磁耦合；比如为什么电源线必须≥0.5mm，不是软件默认值，而是基于2A电流下温升≤10℃的铜箔热力学计算；比如为什么焊盘外径要比孔径大0.2mm以上，不是为了好看，而是留给嘉立创SMT贴片机0.1mm的对位公差余量。这些细节，教科书不讲，视频教程一笔带过，但它们直接决定你的板子是通电亮灯，还是上电冒烟。

这篇教程专为“第一次真正投板”的人写。不讲快捷键大全，不堆菜单截图，不罗列所有参数。我们只聚焦一件事：如何用嘉立创EDA完成一块能过嘉立创DFM审核、能顺利打样、能稳定工作的双层板。从创建工程那一刻起，每一个操作都对应着一个物理结果——你拉的那根线，就是将来流过真实电流的铜箔；你放的每个过孔，就是钻机要在FR-4基材上打出的真实孔洞；你设置的线宽，直接关联到载流能力与阻抗控制。所以，这不是学软件，是学怎么和PCB工厂对话。下面所有步骤，我都按实际打样失败过的案例反推而来，每一步都标好了“为什么必须这样”，以及“如果跳步会怎样”。

2. 整体设计思路拆解：双层板不是“两层都能随便走线”，而是有主次的协同系统

2.1 双层板的本质：信号层与参考平面的物理契约

很多人误以为双层板就是“两层布线”，其实核心在于参考平面的构建。单层板没有完整地平面，信号回流路径长且不确定，高频噪声大；四层板有独立电源/地层，阻抗易控；而双层板的妥协方案，是用底层（Bottom Layer）强制作为统一的地平面（Ground Plane），顶层（Top Layer）专注走信号线。这不是软件限制，是电磁兼容（EMC）的基本要求。

提示：嘉立创EDA默认新建PCB时底层为“Bottom”，顶层为“Top”。但很多新手会把电源线也放在顶层，再用大量过孔连到底层地——这等于主动制造回流路径断裂。正确做法是：电源网络（VCC/VDD）必须与地网络（GND）形成紧耦合的电流环路。例如，STM32的3.3V供电，其去耦电容的GND焊盘必须紧邻VCC焊盘，且两者通过最短路径连接到底层地平面，而不是绕一大圈。

我曾帮一位客户重做一块电机驱动板，原设计顶层走VCC，底层走GND，但VCC走线绕了半圈才接到芯片，结果MCU复位异常。改版后，将VCC改为在底层单独铺铜（Split Plane），与GND平面保持0.3mm间距，顶层仅保留信号线和去耦电容，上电后纹波从120mV降到22mV。关键不是层数，而是电流路径的物理连续性。

2.2 嘉立创EDA的“双层友好”设计哲学：DFM前置验证机制

嘉立创EDA专业版（非Lite版）最大的优势，不是渲染效果，而是DFM（Design for Manufacturability）规则引擎深度集成。它不像AD或Allegro需要手动导入嘉立创工艺文件，而是把嘉立创打样厂的实际能力直接编译进软件内核：

• 最小线宽/线距：6mil（0.15mm）——这是嘉立创经济型打样的底线，低于此值会提示“超出工艺能力”
• 过孔最小孔径：0.3mm（12mil）——对应0.5mm焊盘，小于该值无法保证沉铜可靠性
• 焊盘最小外径：0.55mm——预留0.1mm蚀刻公差+0.05mm钻孔偏移
• 板边距：0.25mm——确保V-Cut分板时不断铜

这些不是“建议值”，而是工厂产线的物理极限。你在布线时拖动导线，软件实时计算线宽对应的载流能力（基于IPC-2221标准），并用颜色预警：绿色=安全，黄色=临界，红色=过热风险。这种“所见即所得”的DFM反馈，让新手在画板阶段就避开90%的打样拒收问题。

2.3 为什么选双层而非四层？成本、周期与学习曲线的三角平衡

有人问：“直接学四层板不行吗？”可以，但代价明确：

• 打样成本：双层板嘉立创首单免费（含SMT），四层板首单约¥180起；
• 交期：双层板常规3天，四层板需5-7天（因需压合工序）；
• 学习负荷：四层板需理解层叠结构（Signal-GND-PWR-Signal）、跨层阻抗匹配、电源完整性（PI）分析——对新手属于超纲内容。

双层板是硬件开发的“黄金起点”：它强制你直面布线资源紧张这一本质矛盾。当只有两层可用时，你会自然学会：

• 优先保障关键信号（如晶振、USB差分线）的短直路径；
• 主动规划地平面分割（Split Ground）以隔离数字/模拟区域；
• 利用过孔（Via）实现“垂直布线”，把拥挤区域的走线引到另一层；
• 接受“不完美”——某些非关键信号允许轻微绕线，只要满足电气长度要求。

这种在约束中寻找最优解的思维，比无脑堆叠层数更有价值。就像学开车先练手动挡，不是因为自动挡不好，而是它掩盖了油离配合的本质。

3. 核心细节解析与实操要点：从原理图到PCB的七个不可跳过环节

3.1 工程创建与库管理：别让“找不到封装”毁掉前三小时

嘉立创EDA的库体系是新手最大陷阱。它不像AD有庞大社区库，而是采用“本地库+云端同步”模式。常见错误是：原理图用“电阻-0805”符号，PCB却没加载对应封装，导致导入后器件悬浮、无法放置。

正确流程：

1. 新建工程前，先打开“库管理器”（Library Manager）→ 同步官方库（Recommended Libraries），重点勾选：
   • JLCPCB Standard Library（嘉立创认证封装）
   • JLCPCB Component Library（常用器件原理图符号）
   • JLCPCB Footprint Library（对应PCB封装）
2. 同步完成后，在原理图编辑器中，所有器件必须从“库管理器”拖入，禁用“搜索添加”（Search Add）。因为搜索结果可能来自非认证库，封装尺寸偏差达±0.1mm。
3. 关键检查：双击原理图中任意电阻，查看“封装”字段是否为RESISTOR_0805（注意下划线，非空格）。若显示R0805或0805，说明封装未绑定，需右键→“替换封装”→从库中选择标准名。

实操心得：我见过最惨案例——某学生用“搜索添加”导入100个电容，结果87个封装尺寸错误。嘉立创打样时发现焊盘太小，整板报废。后来我们建立“三查原则”：查符号、查封装、查管脚映射（Pin Map）。尤其注意电解电容的正负极标识，嘉立创库中CAP_POLARIZED_1206的1号管脚为正极，若原理图管脚定义反了，贴片后直接炸件。

3.2 原理图到PCB的智能导入：网表不是魔法，是管脚映射的精确翻译

点击“设计→更新PCB”后，嘉立创EDA会生成网表（Netlist）。此时常出现“未连接网络”警告，根源90%在管脚映射（Pin Mapping）错误。

典型故障场景与修复：

• 场景1：MCU的BOOT0引脚悬空
  原因：STM32F103C8T6原理图中，BOOT0被定义为“Input”，但嘉立创库中该器件的BOOT0管脚类型为“Passive”。软件认为无需连接，故不生成网络。
  解决：在原理图中右键BOOT0引脚→“属性”→将“电气类型”改为“IO”，重新更新PCB。

• 场景2：USB接口D+ D-网络缺失
  原因：USB_B_TYPE封装中，D+管脚编号为27，D-为28，但原理图符号中D+编号为1，D-为2。网表匹配失败。
  解决：进入“库管理器”→找到USB_B_TYPE→双击编辑→在“管脚映射”标签页，将原理图管脚1映射到PCB管脚27，管脚2映射到28。

关键动作：更新PCB后，务必打开“网络浏览器”（Net Browser），展开所有网络，确认每个网络包含的焊盘数量与原理图一致。例如VCC网络应包含所有VCC焊盘，GND应包含所有GND焊盘。若某网络下焊盘数为0，说明映射完全失败。

3.3 板框与原点设定：别让“板子切歪”成为你的第一个笑话

双层板虽简单，但板框（Board Outline）设定错误会导致嘉立创无法识别有效区域，直接拒收。嘉立创要求板框必须是闭合的多段线（Polyline），且位于Mechanical层（非Top Layer）。

标准操作：

1. 切换到Mechanical层（快捷键L→选择Mechanical）
2. 使用Line工具（非Track），从坐标(0,0)开始绘制矩形板框。例如设计50×30mm板子，则依次输入点：(0,0)→(50,0)→(50,30)→(0,30)→(0,0)
3. 绝对禁止用Rectangle工具绘制——它生成的是填充区域，非闭合线，嘉立创DFM检测会报错“Board outline not found”

原点（Origin）设定技巧：
嘉立创EDA默认原点在左下角，但实际打样时，工厂以板框左下角为基准定位。因此，务必确保板框左下角坐标为(0,0)。若你从(10,10)开始画，整板会向右上偏移10mm，导致SMT贴片偏移。修正方法：全选板框线→右键→“移动到坐标”→输入X=0, Y=0。

注意：嘉立创EDA的坐标系Y轴向上为正，与机械制图习惯一致。但部分用户从AD转来，习惯Y轴向下为正，易画错方向。建议画完板框后，用Measure工具（快捷键Ctrl+M）测量对角线长度，验证尺寸是否准确。

3.4 元器件布局：空间分配不是“摆整齐”，而是电气分区的艺术

双层板布局的核心矛盾：有限面积 vs 信号完整性需求。新手常犯“均匀分布”错误——把所有器件按网格排列，结果导致晶振离MCU过远、电源模块远离滤波电容。

分区布局法（实测有效）：
将PCB划分为三个功能区，按电流流向顺序排列：

• 电源区（Power Zone）：位于板子边缘，集中放置输入接口（DC Jack）、保险丝、TVS二极管、主滤波电容（≥100μF）。目的：让大电流路径最短，减少PCB走线压降。
• 核心控制区（Core Zone）：居中放置MCU、晶振、调试接口。晶振必须紧贴MCU的OSC_IN/OSC_OUT管脚，走线长度≤8mm，且两侧加接地保护线（Guard Trace）。
• 外设区（Peripheral Zone）：外围放置传感器、LED、按键等。I²C/SPI总线在此区走线，避免穿越电源区。

关键间距参数（嘉立创实测数据）：

3.5 星型接地（Star Grounding）的实操落地：不是画个星，而是建电流枢纽

热搜词“嘉立创EDA如何布线星型接地”暴露了普遍误解：星型接地不是视觉上画个星形走线，而是为不同功能模块提供独立的、低阻抗的回流路径汇入单一接地点。

正确实施步骤：

1. 在底层（Bottom Layer）划定一个直径≥5mm的圆形区域，作为“星型接地点”（Star Ground Point），通常位于电源入口附近。
2. 从该点出发，用≥1mm宽的铜箔，分别引出三条“接地干线”：
   • 数字地干线（DGND）：连接MCU、Flash、GPIO外设的地焊盘；
   • 模拟地干线（AGND）：连接ADC参考源、传感器、运放的地焊盘；
   • 电源地干线（PGND）：连接输入电容、MOSFET源极、续流二极管阴极。
3. 绝对禁止：让DGND与AGND在PCB上直接相连。应在星型接地点处，通过0Ω电阻或磁珠（10μH）连接，实现“单点共地”。

嘉立创EDA操作技巧：

• 使用Polygon Pour工具绘制接地铜箔时，勾选“Remove Islands”（去除孤岛），避免碎铜引入噪声；
• 设置Polygon Pour的“Clearance”为0.2mm，确保与信号线安全距离；
• 对AGND铜箔，右键→“属性”→勾选“Keepout”（禁止其他网络穿过），防止数字信号线意外跨越模拟地。

实测对比：某音频采集板未用星型接地时，底噪达25mVpp；采用上述方法后，底噪降至1.8mVpp。关键不是铜箔面积，而是回流路径的可控性。

3.6 布线规则与技巧：双层板的“走线经济学”

双层板布线本质是资源优化问题。顶层（Top）走信号线，底层（Bottom）走地线，但地线不是“铺满就行”，而是要服务于信号完整性。

必守三大铁律：

1. 关键信号优先直连：晶振、USB、SWD调试线必须100%在顶层走线，禁止过孔。晶振走线两侧加宽度≥0.3mm的接地保护线，间距≤0.2mm。
2. 电源线宽计算公式：
   [ W = \frac{I}{\delta \times T} ]
   其中 (I) 为电流（A），(\delta) 为铜厚（盎司，嘉立创默认1oz=35μm），(T) 为允许温升（℃）。例如3.3V/1A供电，取温升10℃，则线宽 (W = \frac{1}{35 \times 10} \times 1000 \approx 2.86mm)。嘉立创EDA中，设置线宽为3mm（≥2.86mm）。
3. 过孔使用规范：
   • 信号线过孔：直径0.3mm，焊盘0.55mm，仅用于顶层绕线；
   • 电源/地过孔：直径0.5mm，焊盘0.8mm，每1cm²地平面至少布置4个，形成“过孔阵列”（Via Stitching）。

避坑清单：

• ❌ 禁止在晶振下方走任何线（包括地线）——会引入容性耦合；
• ❌ 禁止90°直角走线——嘉立创虽支持，但易产生阻抗突变，改用45°或圆弧；
• ❌ 禁止平行长距离走线（>10mm）——即使非差分线，也会串扰，间距≥3倍线宽。

3.7 DRC与DFM检查：不是“点一下就完事”，而是逐条解读的验收清单

嘉立创EDA的DRC（Design Rule Check）报告常被忽略。它不仅是“有没有错误”，更是工厂工艺能力的体检报告。

必须人工核查的5项关键条目：

实操技巧：

• 点击DRC报告中的具体错误项→右键→“高亮对象”，软件自动定位问题位置；
• 对“Clearance”类错误，启用“交互式布线”（Interactive Routing），软件实时显示当前走线与周围物体的距离；
• DRC通过后，务必运行“嘉立创DFM检查”（Tools→JLCPCB DFM Check），它会模拟工厂CAM软件处理流程，提前暴露蚀刻、钻孔、阻焊等工艺问题。

4. 实操过程与核心环节实现：从零开始完成一块可打样的双层板

4.1 创建工程与导入原理图：十分钟建立可追溯的项目骨架

步骤详解（以STM32最小系统为例）：

1. 启动嘉立创EDA → “新建工程” → 输入名称STM32F103C8T6_MINI→ 选择“原理图+PCB”模板；
2. 在原理图编辑器中，从库管理器拖入：
   • MCU：STM32F103C8T6（JLCPCB库）
   • 晶振：CRYSTAL_4PIN_3.2x2.5MM
   • USB接口：USB_B_TYPE
   • 电源：DC_JACK_PJ-202A
3. 连接网络：MCU的VDD→VDDA→VSS→VSSA必须全部连接，否则DRC报错“未连接电源”；
4. 添加去耦电容：每个VDD管脚旁放置CAP_NONPOLARIZED_0805（0.1μF），VDDA旁加CAP_NONPOLARIZED_1206（10μF）；
5. 保存原理图 → 点击“设计→更新PCB” → 等待导入完成。

关键验证点：

• PCB编辑器中，所有器件应自动放置在原点附近，无悬浮状态；
• 打开“网络浏览器”，确认VCC、GND、USB_DP、USB_DM等网络存在且焊盘数正确；
• 若出现“器件未放置”，说明原理图中器件未分配封装，返回原理图检查。

4.2 板框绘制与层叠设置：定义物理世界的边界

操作实录：

1. 切换到Mechanical层（快捷键L→Mechanical）；
2. 选择Line工具（快捷键P→L），在坐标(0,0)处单击起点；
3. 输入相对坐标：@50,0（向右50mm）→@0,30（向上30mm）→@-50,0（向左50mm）→@0,-30（向下30mm），闭合矩形；
4. 全选四条线 → 右键→“属性”→设置Line Width为0.15mm（嘉立创最小线宽）；
5. 切换到Bottom Layer→ 使用Polygon Pour工具，沿板框内侧绘制地平面，勾选：
   • Remove Islands（去除孤岛）
   • Thermal Relief（散热释放）→Spoke Width设为0.3mm
   • Clearance设为0.2mm

参数依据：
嘉立创标准板材为FR-4，厚度1.6mm，铜厚1oz（35μm）。Thermal Relief的0.3mm辐条宽度，确保焊接时热量快速传导至地平面，避免虚焊；Clearance0.2mm是IPC-2221规定的最小绝缘距离，防止高压击穿。

4.3 元器件布局实战：按电流流向排兵布阵

布局顺序（严格遵循）：

1. 固定电源入口：将DC_JACK_PJ-202A放置在板子左下角，引脚朝外；
2. 部署电源模块：在其右侧放置LM1117-3.3稳压器，输入电容CAP_ELECTROLYTIC_1206（100μF）紧贴输入引脚，输出电容CAP_NONPOLARIZED_0805（10μF）紧贴输出引脚；
3. 安置MCU核心：将STM32F103C8T6置于板子中央，VDD/VSS管脚朝向电源模块，缩短供电路径；
4. 晶振精确定位：CRYSTAL_4PIN_3.2x2.5MM必须紧贴MCU的OSC_IN/OSC_OUT（第5、6管脚），走线长度用标尺工具（Ctrl+M）确认≤8mm；
5. 外设归位：USB_B_TYPE置于右上角，SWD调试接口置于左上角，LED与按键沿板边排列。

布局后检查：

• 用Measure工具测量MCU到晶振距离，确保≤8mm；
• 查看GND网络，确认所有电容负极、MCU的VSS管脚均通过最短路径连接到底层地平面；
• 检查USB_DP/USB_DM走线，确认无过孔、无锐角、长度差≤100mil（嘉立创USB 2.0要求）。

4.4 星型接地与电源布线：构建低噪声的电流高速公路

底层地平面施工：

1. 在Bottom Layer，用Polygon Pour绘制覆盖全板的地铜，但挖空三个区域：
   • MCU下方：直径10mm圆形（避免地平面影响高频信号）；
   • 晶振下方：3mm×2.5mm矩形（完全隔离）；
   • USB接口下方：5mm×5mm矩形（减少辐射）；
2. 在电源入口处，绘制直径5mm的圆形“星型接地点”；
3. 从该点引出三条干线：
   • DGND：宽1.2mm，连接MCU所有VSS焊盘；
   • AGND：宽0.8mm，连接ADC参考源VREF+的GND；
   • PGND：宽2.0mm，连接LM1117输入/输出电容的负极；
4. DGND与AGND在星型点处，放置R0207_0OHM（0Ω电阻）连接。

顶层电源布线：

• VCC网络：用Track工具，线宽设为1.5mm，从LM1117输出引脚，经VDD去耦电容，直达MCU的VDD管脚；
• VDDA网络：单独走线，线宽0.8mm，从LM1117输出，经10μF电容，直达MCU的VDDA管脚；
• 禁止：VCC与VDDA在顶层合并，必须保持物理分离。

4.5 信号布线与过孔策略：在约束中寻找最优解

布线优先级排序（按电气重要性）：

1. 晶振走线：顶层直连，长度≤8mm，两侧加0.3mm宽接地保护线，间距0.15mm；
2. USB差分线：顶层平行布线，线宽0.2mm，间距0.2mm，长度差≤5mil，全程无过孔；
3. SWD调试线：SWDIO/SWCLK走顶层，线宽0.25mm，与GND保持0.3mm间距；
4. 普通信号线：允许使用过孔，但每根信号线过孔数≤2个。

过孔放置技巧：

• 在顶层布线拥堵区，选中一根线 → 右键→“添加过孔” → 软件自动在末端插入0.3mm过孔；
• 对电源线，使用Via Array工具：选中VCC线 → 右键→“添加过孔阵列”，设置间距1mm，数量5个，增强载流能力；
• 所有过孔必须位于Top Layer与Bottom Layer之间，禁止在Mechanical层放置。

4.6 DRC与DFM终极检查：提交前的七道防线

检查清单执行表：

DFM报告关键解读：

• Minimum Drill Size：若报告提示“0.25mm drill size not supported”，说明你用了0.25mm过孔，需全局替换为0.3mm；
• Solder Mask Sliver：若提示“sliver width < 0.1mm”，说明阻焊桥过窄，需在Design Rules中增大Solder Mask Expansion至0.12mm；
• Courtyard Overlap：若提示“overlap detected”，说明丝印文字覆盖焊盘，需移动文字或缩小字号至6mil。

5. 常见问题与排查技巧实录：那些让我凌晨三点改板的真实案例

5.1 “DRC通过但嘉立创拒收”：DFM与DRC的鸿沟在哪里？

案例还原：
某学员设计一块温湿度传感器板，DRC全绿，上传嘉立创后收到拒收邮件：“Drill to Copper clearance violation”。他反复检查，发现所有过孔到焊盘距离≥0.2mm，符合DRC规则。

根因分析：
嘉立创DFM检查的Drill to Copper规则，不仅检查过孔到焊盘距离，更检查过孔到铜箔边缘距离。他的底层地平面在过孔附近有尖角，导致局部铜箔边缘距过孔中心仅0.18mm，低于嘉立创0.2mm要求。

排查技巧：

• 在嘉立创EDA中，开启View→Show→Clearance Outline，软件会高亮显示所有网络的安全距离轮廓；
• 对地平面，使用Polygon Pour的Re-pour功能，软件自动优化铜箔形状，消除尖角；
• 绝招：在过孔密集区，手动绘制Keepout区域（禁止布线区），半径设为0.25mm，强制铜箔退让。

5.2 “上电后MCU不启动”：电源路径的隐形杀手

现象：
板子焊接完成，USB供电，MCU无反应，调试器无法连接。

排查路径：

1. 万用表测VDD管脚电压：2.1V（应为3.3V）→ 说明电源异常；
2. 测LM1117输入端：5.0V正常，输出端：2.1V → 稳压器故障；
3. 检查LM1117输出电容：原理图用10μF，PCB却放了100nF → 容值不足导致自激振荡；
4. 根源：嘉立创库中LM1117-3.3封装的COUT焊盘，被误标为CIN，导致布局时电容放错位置。

解决方案：

• 嘉立创EDA中，右键LM1117-3.3→“编辑封装”→确认CIN与COUT焊盘编号；
• 在原理图中，为电容添加CIN/COUT标注，避免混淆；
• 电源芯片周边电容，必须100%按Datasheet推荐值选用，不可凭经验替换。

5.3 “USB无法识别”：差分线的毫米级战争

现象：
PCB打样回来，USB设备管理器显示“未知USB设备”。

深度排查：

1. 示波器测USB_DP/USB_DM：信号幅度仅1.2V（应为3.3V），且波形畸变；
2. 检查走线：发现USB_DM线在顶层绕行时，经过MCU的PA10（USART1_TX）管脚下方，距离仅0.1mm；
3. 根源：PA10为强驱动信号，其开关噪声通过寄生电容耦合到USB_DM，破坏信号完整性。

修复方案：

• 在USB_DM走线下方，底层地平面挖空，形成“隔离槽”（Isolation Slot），宽度0.5mm；
• 将PA10走线移至远离USB区域，或改用PB6（I²C_SCL）等低速信号；
• USB差分线全程包地：两侧加0.3mm宽地线，间距0.15mm，形成微带线结构。

5.4 “焊接后功能正常，老化测试失效”：热应力下的铜箔疲劳

案例：
某电机驱动板，新板测试OK，连续运行2小时后MOSFET击穿。

失效分析：

• 拆解