企业官网建设流程全解析

做 USB2.0 的 PCB 布线，可能是我见过最容易被"轻视"的接口设计。很多人一看就两根信号线 D+、D-，随手拉通就算完事，结果板子打样回来插上电脑，要么识别时好时坏，要么高速模式死活协商不上，只能掉到全速 12Mbps 跑。十年前的我也干过这种事，后来才慢慢搞清楚：USB2.0 高速模式的 480Mbps 信号，本质上已经不是普通数字方波，而是对 PCB 工艺、布局、阻抗、回流路径都提出明确要求的宽带模拟信号。这篇东西就是把我在实际项目里踩过的坑、验证过的方法系统整理一遍，适合刚接触 USB 产品设计的硬件工程师，也适合那些画了几块板子但 USB 总是不稳定的朋友。

1. 先认清 USB2.0 信号的真实面目：它不是低速数字方波

1.1 480Mbps 高速模式下的上升沿与等效带宽

USB2.0 协议里其实有三种速率：低速 Low Speed 是 1.5Mbps，全速 Full Speed 是 12Mbps，高速 High Speed 才是 480Mbps。这里有个很多人混淆的点，就是"全速"这个词——USB 协议里"全速"特指 12Mbps，"高速"才是 480Mbps，所以"USB2.0 能不能全速传输 480M"这个问题本身就问岔了。做布线之前，先搞清楚你的设备到底跑哪个速率，是决定宽松还是严格设计的前提。

有意思的是，决定 PCB 设计难度的从来不是比特率，而是信号的上升沿。480Mbps 高速模式下一个比特周期约 2.08ns，而上升沿只有 500ps 左右，有些芯片甚至能到 300ps 以下。用工程上常用的近似公式 BW ≈ 0.35 / Tr 来算，500ps 上升沿对应的信号带宽大约在 700MHz 到 1GHz 之间。换句话说，这根走线承载的能量已经进入射频频段了。

这个上升沿还能算出另一个重要结论：信号在 FR4 介质里的传播速度大约是 5.8~6 inch/ns，500ps 上升沿在板子上只走大约 3 inch（约 7.6cm）。按传输线理论，走线长度超过上升沿传播距离的 1/6 到 1/10 时，反射、振铃、阻抗不连续的影响就开始明显。3 inch 的 1/6 就是 12mm 左右——绝大多数板子上的 USB 走线轻松超过这个长度。所以别再拿 12Mbps 全速的老观念来对待 USB2.0 高速走线，它必须按传输线来设计。

1.2 三种速率对布线的要求差异

我见过不少教程说"USB 转串口这类全速设备，线随便拉就行"，这话只对了一半。全速 12Mbps 确实对差分阻抗不敏感，哪怕线宽粗细不均、来回绕弯，信号照样能跑。但问题在于：现在很多 USB 芯片内部其实支持高速握手，即使你的设备只需要全速传输，芯片在上电枚举阶段也可能以高速 chirp 信号进行协商。这个协商信号本身是高速电平，如果 PCB 布线质量太差，可能导致枚举不稳定、时好时坏。

三种速率的布线要求差异可以简单对照一下：

我的建议是无脑按高速标准来设计。哪怕你现在只做全速产品，线宽、线距、回流路径都是顺手的事，成本没有任何增加，但换来的是板子在各种主板上都不会出幺蛾子。这个习惯在批量产品里非常重要——同一块板子，插老电脑的 USB2.0 口没问题，插新电脑的 USB3.0 口可能就有兼容性问题，而大部分兼容性问题根源都在高速信号质量上。

2. 布局是一切的起点：接口、芯片、保护器件与参考设计

2.1 USB 座子、主控芯片、ESD 与共模电感如何排布

布线之前的布局，很大程度上已经决定了这块板子 USB 部分能不能做好。我见过最典型的反面案例，是把 USB 座子放板子左下角，主控芯片放板子右上角，差分线斜穿整个板子，中间还要绕过几个螺丝孔。这种布局给布线留下的空间几乎为零，再怎么精心拉线也救不回来。

正确的布局顺序应该是：USB 座子放在板边居中或靠近板角的位置，主控芯片尽量靠近座子，让差分对走线路径尽可能短、尽可能直。座子的金属外壳和固定脚一定要接到地平面，并且打多个接地过孔，这样既能提供机械强度，也能给静电泄放提供低阻抗路径。座子附近最好留出一小块没有走线的铺铜区域，方便处理 ESD 和滤波器件。

ESD 保护器件的位置是有讲究的。静电放电的泄放路径越短越好，所以 ESD 芯片要紧紧贴着 USB 座子放，连接器引脚出来先到 ESD，再到后面的共模电感或主控。ESD 器件的选型同样关键，高速 USB2.0 场景下要选寄生电容尽量小的型号，比如 USBLC6-2 这类，寄生电容在 0.6pF 左右；有些便宜的 ESD 二极管寄生电容能做到 3~5pF，全速下可能没感觉，但高速 480Mbps 的信号会被这个电容直接拉垮眼图，出现"插 U 盘能识别、但高速枚举失败"的怪问题。

共模电感（共模滤波器）不是所有产品都需要，但它和 ESD 一样有个大坑：带宽不足。共模电感的 -3dB 带宽至少要覆盖到 1GHz 以上，否则它会把高速信号的有用分量一起滤掉。实际项目里，如果产品要过 EMI 测试，优先选大厂专门标 USB2.0 应用的共模电感型号；如果只是普通消费类小批量，不加共模电感反而信号更干净。

2.2 不同应用场景的 USB 布线与参考设计的正确用法

USB2.0 在不同应用场景里的布线侧重点不太一样，简单展开一下：

• USB 转串口类（CH340、CP2102 这类）：芯片是 FS 全速设备，但对布线要求不放宽，因为这类芯片有些型号支持高速握手，而且很多人会用 USB 延长线，线缆本身已经带来信号损耗，板上部分能做多好就做多好，差分对保持对称，避免直角。
• USB HUB 类：一个上行口扩展出多个下行口，差分对数量多，要注意相邻差分对之间的间距，建议拉开到 3 倍线宽以上，避免串扰。HUB 芯片的引脚间距小，走线扇出时要保持差分对在扇出段也尽量对称。
• OTG 类设备：除了 D+/D- 差分对，还有 ID 引脚、VBUS 供电切换。ID 线的速率很低，对布线不敏感，但 VBUS 供电路径要当成电源线来走，尤其是 OTG 对外供电时，电压跌落直接影响外设工作。
• 用到 USB 开关芯片的场景：比如用 TS3USB221A 这类信号切换开关，在手机、多口设备里很常见。开关芯片要放在信号链中间位置，选型时关注两个参数：-3dB 带宽要超过 720MHz（尽量选 1GHz 以上的），导通电阻 Ron 要低，寄生电容要小。开关两侧的 D+/D- 走线都要保持差分对结构，不要让信号在开关处出现明显的分支和 stub。

关于参考设计，现在很多芯片原厂会放出完整方案，比如有些电源芯片方案会包含 PCB、原理图、寄存器列表、BOM 全套资料。我拿这类资料从来不会无脑抄，而是先读它的布局意图：为什么 0.1μF 电容放在这个位置、为什么差分对从这个方向走、地过孔为什么分布在这些点。参考设计的价值是告诉你"哪些路径是关键的"，然后结合自己的结构约束去调整，而不是把整个 PCB 搬过来。

3. 差分对布线三道硬门槛：90Ω 阻抗、等长等距、连续回流

3.1 90Ω 差分阻抗：规范要求与计算思路

USB2.0 规范对高速模式 D+/D- 的差分阻抗要求是 90Ω ± 15%，芯片原厂一般建议设计目标做到 90Ω ± 10% 以内，留些余量。这里说的差分阻抗，是指两根线在差分驱动下，信号以一根线为正向、另一根线为回路的等效阻抗。它与单端阻抗不同，因为两根线之间的耦合会影响总阻抗。

要算出具体线宽线距，需要知道几个关键参数：走线宽度 W、差分对内部间距 S、走线到参考平面的距离 H（也就是介质厚度）、介质介电常数 Er、铜厚。工程上我基本不手算公式，都是直接用 Polar Si9000、Saturn PCB Toolkit 或者嘉立创自带的阻抗计算工具。但理解参数趋势很重要：线越宽阻抗越低，离参考平面越远阻抗越高，差分对内部间距越小耦合越强、差分阻抗越低。

给一个常见四层板的算例。假设板厂提供叠层 L1 到 L2 介质厚度约 0.09mm，FR4 的 Er 约 4.3，1oz 铜。要在这个叠层上做单端 50Ω，线宽大约 5mil；要做 90Ω 差分，常见组合是线宽 5mil、对内间距 8mil 左右。实际设计时，我一般直接把叠层参数发给板厂或者用板厂的在线阻抗计算器，他们给的推荐值通常可以直接采用。

这里必须提醒一个两层板的现实：1.6mm 标准板厚下，顶层走线到底层地平面的距离大约 1.5mm（约 59mil），这个 H 太大了，要做出 90Ω 差分阻抗，走线宽度会被算到非常夸张，可能三四十 mil 以上，正常布局根本走不开。所以两层板做 USB2.0 高速，严格控阻抗是很困难的事。我的经验是：如果走线长度能压在 10mm 以内，并且走线下方尽可能铺地，很多低成本消费类产品也能稳定工作，因为短走线还没积累起明显的传输线效应；但如果走线要穿越大半个板子，老老实实换成四层板，别跟阻抗过不去。

3.2 等长等距与蛇形绕线的具体操作

等长的目的是保证 D+ 和 D- 两条信号的传播延迟尽量一致，减小对内 skew。USB2.0 的比特周期约 2ns，PCB 上走线延迟大约每 inch 170ps，50mil 的等长差大约只产生 8~9ps 的延迟差，理论上并不致命。但规范里对信号源有宽松要求，实际芯片的裕量也有限，所以我还是习惯把对内误差控制在 50mil 以内，能拉到 20mil 以内更好。这个精度在 EDA 工具里很容易做到，没必要赌极限。

蛇形绕线是补等长的常用手段，但绕线有讲究。我不会在差分对中间突然塞一大坨蛇形，而是尽量把绕线量分散到走线路径的多个位置，避免形成局部密集的并行耦合区。蛇形线采用 45° 折角或圆弧，折弯之间的间距至少保持 3 倍线宽，否则相邻线段之间的耦合会改变局部阻抗，反而引入信号完整性问题。绕线位置我一般放在靠近接收端或者走线中段，不会放在源端附近。

等距这个要求经常被忽略。差分对内两根线的间距要尽量恒定，因为间距直接参与决定差分阻抗。如果一段紧一段松，阻抗就一段低一段高，反射随之而来。转弯处两条线要同步对称转弯，不要一根转了另一根还直着走。从实际检查的角度，我会用 EDA 的间距测量工具沿走线扫一遍，确保对内侧距波动在 2~3mil 以内。

3.3 过孔、stub 与回流路径

理想的差分走线是不打孔的，从芯片到座子同层直通。但多层板布线空间有限，难免要换层。过孔在这里是阻抗不连续点，原因很简单：过孔的焊盘、反焊盘和孔壁形成一个寄生电容，典型值约 0.3~1pF，在 700MHz~1GHz 下会产生反射。所以我的原则是：高速差分对的过孔数量尽可能少，全链路不超过 2 个过孔；如果两层就能解决问题，绝不打第三个。

必须换层时，差分对的两个过孔要对称放置，并且要配套一个接地过孔。为什么？因为信号换层意味着回流电流也要换参考平面。比如差分对从 L1 换到 L3，回流电流原本在 L2 平面，现在要跑到 L4 平面（或某个相邻参考平面），如果附近没有地过孔把 L2 和 L4 连起来，回流电流就要绕一个大圈找路，等效于在信号路径上串了一个大电感，问题就来了。所以地过孔的作用是给回流电流搭一座桥，让换层前后的参考平面电位保持连续。

stub 问题在 USB2.0 里相对温和。比如信号从 L1 打到 L3，过孔从 L3 到 L4 还有一段残桩，这个残桩在高速信号下相当于一个开放传输线段，会产生反射。不过 1GHz 频率在 FR4 中的波长大约 15cm，残桩只要不超过几个毫米，影响还比较有限。四层板里 L1 到 L3 的换层，残桩长度通常就是半个板厚，可以不处理；如果是六层板 L1 换到 L5，残桩就长了，尽量让过孔打到底或者考虑背钻。这些都是顺手能注意的细节。

3.4 终端电阻、上下拉电阻和调试预留的处理

高速模式下的 USB2.0 终端其实在芯片内部——高速协商成功后，芯片会给 D+ 和 D- 各接一个 45Ω 电阻到地，实现阻抗匹配，所以板级通常不需要额外加终端电阻。但全速设备不一样，全速模式下 D+ 需要一个 1.5kΩ 上拉电阻接到 3.3V，这是协议层面区分全速/低速设备的关键（低速设备则是在 D- 上拉 1.5kΩ）。很多现代芯片把这个上拉电阻集成到内部了，但硬件设计时最好确认一下 datasheet，别漏了。

我习惯在 D+ 和 D- 靠近主控芯片一侧各预留一个 0Ω 串联电阻位。这样做的好处是：如果板子回来发现信号过冲严重或者振铃明显，可以方便地拆换成不同阻值（通常 0~33Ω 范围）做调试，不用重新打板。预留电阻位要注意一个坑：电阻焊盘会产生焊盘寄生电容，两侧走线仍然是差分结构，不要因为这里多了个器件就把差分对的连续性破坏了。实际上就是我见过有人把 D+ 的串阻朝一个方向放、D- 的串阻朝另一个方向放，导致差分对不对称，信号质量反而更差。

4. VBUS 供电、去耦与地平面处理：一半的 USB 故障其实在电源端

4.1 VBUS 线宽与压降预算

很多人在 USB 布线时把所有注意力放在 D+/D- 上，结果板子回来插上设备没反应，或者设备一工作就重启。查到最后往往不是差分信号的问题，而是 VBUS 供电线上压降太大。USB2.0 规范里 VBUS 是 5V，最大 500mA，但这只是常规电流；实际设备插入瞬间的浪涌电流、充电场景下的电流都可能远超这个值。

PCB 上 VBUS 走线的线宽参考经验值：1oz 铜、温升约 10°C 的情况下，走 0.5A 电流大约需要 10~15mil，1A 大约需要 30mil，2A 最好走到 60mil 以上。注意这只是参考，具体值可以用 IPC-2221 公式或线宽电流对照表计算。USB 供电走线我最低会给 30mil，宁可多铺铜也不要抠这点宽度，毕竟 VBUS 上的压降会直接影响枚举稳定性和设备端可用电压。

VBUS 和 GND 要成对走线，这是很容易被忽视的一点。电源回路的环路面积越大，对外辐射越强，抗干扰能力也越差。我会让 VBUS 走线和它的 GND 回流路径尽量贴近，最好一个在顶层一个在相邻内层，或者在同一层并行走。总的原则是：别让 VBUS 绕大圈之后 GND 又从另外一个方向绕回来，那样等于在一个大线圈里跑电流。

4.2 去耦电容怎么摆才有效

USB 芯片的电源引脚通常需要 100nF 加一个 10μF 的组合，大电容负责中低频能量，小电容负责高频瞬态响应。这里的核心问题是 100nF 电容必须紧贴芯片电源引脚放置，连接路径越短越好。我见过不少板子为了布线方便，把去耦电容放在离引脚好几毫米远的地方，中间还打过孔绕路，这种电容放上去效果要大打折扣。

原因可以简单理解：去耦电容要起作用，必须在芯片需要瞬态电流的瞬间，以极低的阻抗把能量送过去。电容本身的等效串联电感 ESL 加上走线、过孔的寄生电感，构成了去耦回路的总电感。走线每加长 1mm，大约带来 1nH 左右的额外电感，在 1GHz 下 10nH 的感抗大约 60Ω，这已经远远超过有效去耦需要的阻抗了。所以摆放规则很简单：100nF 电容的焊盘到芯片电源引脚的走线尽量短粗，电容的地端直接打过孔到地平面，形成最小环路。

VBUS 输入端的电容组合也别忘了，通常是一个 10μF 左右的钽电容或电解电容加一个 100nF 陶瓷电容，同样靠近接口处放置。电容耐压选 10V 或 16V 的，别卡在 6.3V 边缘，USB 热插拔瞬间会有电压尖峰。

4.3 为什么 USB2.0 高速信号不要做星型接地

搜索框里经常有人问"嘉立创EDA 如何布线星型接地"，这个热词背后的需求往往是治地环路或者模拟数字地干扰问题。星型接地（也叫单点接地）在低频模拟电路、音频电路里确实是有效手段：把不同功能模块的地线集中在一点连接，避免各个模块的电流在地线阻抗上互相叠加。但把它套用到 USB2.0 高速信号上，就是一个典型的误用。

高速数字信号的回流电流不是随便乱跑的，它倾向于沿着信号走线正下方的参考平面（通常是地平面）走，路径就是信号路径的镜像。如果地平面被切割成星型、各模块地分开，回流电流就找不到低阻抗路径，被迫绕行，环路面积成倍增加，辐射和串扰都会上升，信号质量跟着恶化。所以对高速 USB 信号，正确做法是保证地平面完整连续，至少在差分对走线下方和两侧不能出现分割。

那模拟地和数字地还分不分？现在的主流做法是"分区布局、平面不分"：把模拟器件和数字器件分区域摆放，模拟走线不跨过数字区域，但底层的地平面保持完整一块，不在中间物理切断。只有当模拟信号极其微弱、信噪比要求极高的时候，才会在地平面上开一个窄缝做单点桥接，而这几乎不会出现在普通 USB 产品的板上。

顺带提一下晶振的布线。USB 芯片通常需要外部晶振提供时钟，晶振要尽量靠近芯片的 OSC 引脚，晶振下方不要走高速信号线，周围可以铺一圈地环，但地环要完好接到地平面。晶振和大电流走线、USB 差分对之间拉开距离，避免时钟谐波耦合到差分对上。这些细节单独看都不起眼，组合起来就是一块稳定 USB 板子和一块薛定谔 USB 板子之间的差别。

5. EDA 工具落地：AD、嘉立创EDA、Allegro 的差分对设置与踩坑

5.1 Altium Designer：差分对创建、规则与等长调节

Altium Designer（AD）里做 USB2.0 差分对布线，操作路径不算复杂但比较隐蔽。先在 PCB 面板里打开 Differential Pairs Editor，把 D+ 和 D- 两个网络加入同一个差分对，AD 会自动识别命名规则类似的网络对。设置规则在 Design → Rules → Routing → Differential Pairs Routing，这里可以直接设定线宽、间距的目标值和最小最大值。我会先把板厂的阻抗推荐值查出来，比如 5mil 线宽、8mil 间距，然后把这些数值直接填进规则里。

差分对布线用快捷键 PVID，或者从 Place 菜单选择 Differential Pair Routing，然后点选差分对网络，AD 会按规则自动推挤布线。等长调整用 Interactive Length Tuning，快捷键是 TU，选中需要补等长的差分对后，它会以蛇形线的形式自动拉长度，我只需要设定目标长度和容差。USB2.0 的容差我给 50mil，注意绕线时的间距不要低于规则区间。

AD 里有两个高频问题顺带说下。一个是有时候 PCB 上的器件突然点不中了，大概率是器件被 Locked 锁住，或者右下角面板的过滤器 Filter 被设置了意外条件，按 Shift+C 清除过滤再检查属性里的锁定项。另一个是不知道怎么在 PCB 上显示元器件的型号和名称，在 Properties 面板里勾选显示 Comment 和 Designator 即可，或者用快捷键切换显示模式。这些都是新手常卡住的操作点。

5.2 嘉立创EDA：差分对布线与等长操作

嘉立创EDA 现在用得越来越多，尤其在开源项目和 DIY 圈子里。专业版里差分对布线功能是内置的：先在布线工具栏选择差分对布线，然后依次点选 D+ 和 D- 两个网络，EDA 会自动按照你已经设置好的差分规则进行推挤走线。需要注意的是，网络命名最好从一开始就用 D+ / D- 或者 DP / DM 这类便于工具识别的名称。

等长调节方面，嘉立创EDA 提供"调节等长"工具，选中已经布好的差分对，设置目标长度和误差范围，工具会以蛇形线方式自动补偿。使用体验上，它在低速布线里足够好用，但如果板子特别复杂、差分对数量多，检查等长时建议配合报告功能逐对核查。

至于星型接地，嘉立创EDA 里实现方式是把不同模块的地网络分开命名，比如 AGND、DGND，然后再用 0Ω 电阻或磁珠在一点连接。但如前面所说，这在做 USB2.0 板子时基本用不上，完整地平面才是最省心也最可靠的做法。

5.3 Allegro / Cadence 用户的常见卡点

Allegro 在专业高速板设计里用得很多，它的约束管理器 Constraint Manager 功能强大但上手成本高。差分对规则在 Electrical 约束里设置：创建差分对、关联网络、设定线宽线距和等长容差，然后布线时用 Route → Differential Pair 命令。等长调整用 Delay Tune 命令，交互式绕线效率很高，但需要先熟悉它的操作逻辑。

有用户遇到过 Allegro 17.2 版本打开 brd 文件时不弹出 Allegro PCB Designer Product Choice 对话框的情况。这个选择框的作用是让你选择用哪个产品模块打开，比如 PCB Editor 还是 SI 工具。不弹出了通常不影响正常画板，如果想恢复，可以检查环境变量设置或者直接通过开始菜单里的对应产品快捷方式启动软件，再在 File → Open 里打开 brd 文件。还有 PADS 用户遇到过文件打开报错自动关闭的情况，这种基本是文件版本兼容或库文件缺失导致的，修复思路是更新软件版本、检查库路径设置，或者用低版本打开后另存为中转格式。

如果你遇到的是 Allegro 文件转 AD 格式的需求，AD 的导入向导可以直接导入 .brd 文件，但转换后层叠信息、网络属性、器件封装可能有偏差，导入后务必要逐层检查差分对走线和铺铜，别直接拿去打样。同样，把 Gerber 转回 PCB 这种操作，转回来的文件往往只剩图形，没有网络信息，差分对检查就只能靠肉眼了。

5.4 布线完成后的三步自查

不管用哪个 EDA 工具，我布线完成后都会固定做三步检查。第一步，跑一遍完整的 DRC 规则检查，重点看差分对规则有没有报错，比如线宽突变、间距不够、短路。第二步，打开长度匹配报告或网络长度面板，核对每一对 D+/D- 的延迟差或长度差，看是否在设定容差内。第三步，切到层叠或 3D 视图，沿着差分对走线路径检查正下方的参考平面是否连续，有没有被其他网络的铺铜挖空、有没有跨过电源地分割区域。

这三步检查每次都能发现点问题，尤其是第三层，很多手工布线时的疏忽都在这里暴露。检查完成后我还会把差分对走线路径上的过孔数量数一遍，超过两个的地方优先优化走线拓扑。整个过程不复杂，但能避免九成打样后才发现的问题。

6. 打样回来之后：没有高端仪器也能做的验证与排错

6.1 用示波器和枚举测试做基本验收

板子打样回来，第一件事不是插 U 盘试读写，而是先做基本验证。如果你手头有 1GHz 带宽以上的示波器和差分探头，可以直接测 D+/D- 之间的眼图，观察眼高、眼宽、过冲和抖动，这是最直观的信号质量判断方法。但大多数个人开发者和中小团队没有这种设备，用 100~200MHz 带宽的示波器测下来的波形其实是经过低通滤波的假象——看起来边缘圆润，什么都说明不了。

没有高端示波器的时候，我依赖两类验证方法。第一类是枚举测试：把设备插到电脑上的 USB2.0 口，打开设备管理器或 USB 设备树，看设备是否以 High Speed 枚举成功。如果你预期高速设备只显示 Full Speed，说明高速协商可能失败了，这是最基础的判断信号。第二类是测电压：用一个 USB 电流电压测试仪（几十块钱的小工具），插在电脑和设备之间，看空载和带载情况下的 VBUS 电压漂移。如果插入瞬间电压掉到 4.5V 以下，供电部分大概率有问题。

6.2 常见故障的排查链路

USB 故障的排查是有路径的，别一上来就怀疑布线。遇到"完全识别不到"，先量 D+/D- 是否接反，这是画板时最容易犯的低级错误；再量 3.3V 电源是否正常起来；然后量晶振两脚有没有波形。这三项大概能解决 80% 的问题。如果芯片没有正常工作，多半是焊接短路、电源没起来或者晶振没起振。

"时而识别、时而掉线"的问题，我会重点怀疑几个方向：USB 座子焊接虚焊、ESD 或共模电感的寄生电容过大、差分对有一处跨分割、过孔数量过多导致阻抗突变。这类问题用万用表很难测出来，需要仔细检查 PCB 走线并尝试更换低容值的保护器件验证。

"高速模式协商不上、只能跑全速"是 USB2.0 板子最典型的信号完整性问题。排查优先级我认为是：先确认 ESD 和开关芯片的寄生电容是否超标，这是最常见也最难从原理图发现的坑；然后检查差分对阻抗，有条件就用 TDR 或者阻抗测试条量一下；最后检查是否有明显的分支 stub、过孔残桩或者等长差过大。等你把这一圈都排查完，基本就能定位到问题根源了。

最后还有一类是"插上就重启或欠压"。这个优先查 VBUS 线宽和电源回路；尤其是两层板，地回流路径如果太长太细，设备拉电流瞬间主板检测到欠压就会断开连接。处理方法是加粗 VBUS 和 GND 走线，或者用铺铜方式扩大电源回路。

说到底，USB2.0 布线并不是什么玄学，它的核心就三件事：把差分对当成微波传输线对待，把电源和地当成信号回路的一部分认真处理，打样回来之后用系统的方法验证。每次画板前我先在纸上把座子、芯片、保护器件之间的位置关系理清楚，再打开 EDA 设置规则。做到这个程度，USB2.0 这部分基本就不会再给我找麻烦了。