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数字电路的教材也好、网课也好，讲CMOS门电路的章节，往往是很多人的分水岭。有人在这里彻底弄懂了数字逻辑的物理本质，也有人在这里背了一堆真值表和符号，却始终觉得和实际电路隔着一层。如果只看逻辑表达式和真值表，那CMOS门电路和普通的7414、7400没啥区别，你会在后续接触IO口设计、总线通信、电平匹配、驱动能力时，发现处处踩坑，但又说不清问题出在哪。

这篇内容，我打算把CMOS门电路里最常用的几类——非门、与非门、或非门、OD门、传输门、三态门，从电路结构到逻辑功能再到实际使用注意事项，完整地捋一遍。这当中有一部分是教科书上的常识，也有一部分是工程实践里的经验，比如OD门的上拉电阻怎么选、传输门为什么能双向导通、三态门的高阻态到底是怎么回事。适合刚学完数电基础、准备做板级设计或FPGA开发的朋友，也适合回过头来补基础、准备笔试面试的嵌入式工程师。看完之后，你至少能解决一个很实际的问题：为什么在一个设计里，有些引脚可以直接连，有些引脚就是要串电阻、加上拉。

1. 为什么必须吃透CMOS门电路

1.1 从数字芯片的最底层谈起

数字电路里，我们天天在跟0和1打交道。但0和1在物理上是什么？其实就是一个电压范围。对CMOS工艺来说，通常接近电源电压（VDD）的电位算高电平1，接近地（GND）的电位算低电平0。问题是，这个电平是通过什么电路产生的？答案就是CMOS门电路。

CMOS的全称是Complementary Metal Oxide Semiconductor，互补金属氧化物半导体。关键就在“互补”两个字——它同时使用PMOS管和NMOS管，让电路在稳定状态时几乎不消耗电流，只有在状态翻转的瞬间才有动态功耗。正是这个特性，让CMOS成为当今数字芯片的绝对主流工艺。

从这个意义上说，CMOS门电路不只是数电课本里的一章，它是所有数字芯片的“细胞”。无论是CPU里几亿个晶体管组成的复杂逻辑，还是FPGA里可配置的查找表结构，底层都是由一个个CMOS门构成的。你把CMOS门电路的电流路径、导通条件、输出特性这些基本功打扎实了，后面学什么都不会虚。

1.2 只背真值表够不够

我见过不少同学，能把与非门、或非门的真值表倒背如流，逻辑表达式也写得贼快，但到了实验室就懵了——用两个非门搭个锁存器，输出不稳定，不知道怎么排查；做按键消抖时想加一个上拉电阻，不知道该选10k还是4.7k；碰到OD门输出，看着波形上沿慢慢爬上去，和推挽输出完全不同。这些问题的根源，就是只看到了逻辑层，没看到晶体管层。

本篇要做的，就是把这两层结合起来。每讲一类门电路，我都会从互补的PMOS/NMOS结构出发，先看管子的连接方式，再推导它实现的逻辑功能，最后落到实际应用场景里。这样，你在看数据手册里的输出结构图时，就不会再觉得那是一堆看不懂的符号，而是一眼就能认出它属于推挽结构、开漏结构还是三态结构。

2. 非门（反相器）：CMOS门电路的基本单元

2.1 电路结构：一个PMOS加一个NMOS

先看最基础的非门，也叫反相器。它的电路结构特别简单，上面一个PMOS管，下面一个NMOS管，两个管子栅极连在一起作为输入，漏极连在一起作为输出，PMOS源极接VDD，NMOS源极接地。这就是教科书上那张经典的图。

这个结构是怎么实现“输入1、输出0，输入0、输出1”的？我们分两种情况来分析。

输入为低电平0（比如接地）时，PMOS管的栅源电压 Vgs = 0 - VDD = -VDD，绝对值大于PMOS的开启电压 |Vtp|，PMOS导通；NMOS管的 Vgs = 0 - 0 = 0V，小于NMOS的开启电压 Vtn，NMOS截止。于是输出端通过PMOS管被拉到VDD，输出高电平1。

反过来，输入为高电平1（VDD）时，PMOS管的 Vgs = VDD - VDD = 0，截止；NMOS管的 Vgs = VDD，大于 Vtn，导通。输出端通过NMOS管被拉低到地，输出低电平0。

所以非门的工作原理可以总结成一句话：输入电平决定唯一一个导通的管子，PMOS导通时输出高，NMOS导通时输出低，两个管子交替工作，永远不会同时导通。这就是“互补”结构的核心思想。

2.2 电压传输特性与噪声容限

看非门的电压传输特性曲线，你会发现一个很有意思的地方：输出并不是在输入电压刚好等于VDD/2时才跳变，而是在一个很小的范围内完成翻转。这个边界部分，两个管子会同时处于导通状态，也就在这个区域形成了比较大的电流。输入电压越接近电源电压或者地，电路越稳定，抗干扰能力越强。

由此引出了两个非常重要的参数——输入高电平阈值 VIH 和输入低电平阈值 VIL。简单来说，输入电压高于VIH，电路一定可靠地判定为高电平；输入电压低于VIL，电路一定可靠地判定为低电平。两者之间是非法区间，尽量避免输入信号长时间停留在这个范围。

噪声容限反映的是电路对噪声的“容忍度”。高电平噪声容限 NMH = VOH_min - VIH，低电平噪声容限 NML = VIL - VOH_max。CMOS电路的噪声容限通常能做到接近电源电压的30%~40%，比TTL电路要好很多，这也是CMOS能成为主流工艺的重要原因之一。

2.3 实际电路里的非门

一个非门看似简单，但在实际电路里用处非常大。时钟反相、信号缓冲后再反相、按键输入取反、振荡器里的延迟级，都会用到非门。用两个非门首尾相接，可以组成一个静态存储单元——也就是锁存器的基础形态；在数字IC后端设计里，工程师还会通过调整反相器中PMOS和NMOS的尺寸比，来优化翻转阈值和驱动能力。

如果你在做板级调试，有一个很实用的点：当某个信号线悬空时，CMOS门的输入端电位不定，输出状态可能是乱的，还会产生抖动电流。所以输入端尽量不要悬空，不用时要接固定电平。这个习惯在FPGA和MCU的GPIO配置里同样适用。

3. 与非门和或非门：组合逻辑的栋梁

3.1 与非门：NMOS串联，PMOS并联

与非门在CMOS工艺里是一个非常经典的结构。先看NMOS部分：两个NMOS管Q1、Q2串联在输出端和地之间，也就是说，只有Q1和Q2同时导通，输出端才有下拉到地的通路。再看PMOS部分：两个PMOS管并联在VDD和输出端之间，只要有任意一个PMOS导通，输出端就能被上拉到VDD。

我们来推逻辑：

• 输入A和B都为高电平时：NMOS都导通，下拉通路建立，输出被拉到低电平0。两个PMOS都截止，不会形成上拉竞争。
• A、B中任意一个为低电平时：对应连接的NMOS截止，下拉通路断开；同时对应输入的PMOS导通，输出通过PMOS被上拉到高1。
• A、B都为低电平时：两个NMOS都截止，两个PMOS都导通，输出高1。

看出门道了吧：这个结构天然实现了“只有输入全高，输出才低”的逻辑，也就是 Y = (A·B)的非，写成表达式就是 Y = ~(A & B)，这就是与非门。

3.2 或非门：NMOS并联，PMOS串联

与非门是把NMOS串起来、PMOS并起来，或非门正好相反：NMOS并联，PMOS串联。

NMOS并联，意思是两个NMOS中任意一个导通，输出端就能被拉到地。PMOS串联，意思是两个PMOS必须同时导通，输出端才能被上拉到VDD。所以：

• A、B任意一个为高电平时，对应的NMOS导通，输出直接被拉低到0。
• A、B都为低电平时，两个NMOS都截止，下拉通路断开；同时两个PMOS都导通，PMOS串联通路建立，输出被上拉到1。

这个功能就是 Y = (A+B)的非，也就是或非门。

从结构上来对比，与非门的NMOS串联会带来一个副作用：导通路径上多了一个管子的导通电阻，整体下拉能力变弱。所以设计大扇入的与非门时，要考虑驱动能力是否够用。而或非门的PMOS串联会让上拉能力下降，而PMOS的迁移率本来就比NMOS低，同样的尺寸下PMOS导通电阻更大，所以或非门的上升沿通常比与非门慢。这些细节，在模拟版图设计或高速时序优化时会成为关键约束。

3.3 从结构推导逻辑表达式的通用思路

看到这里，你应该已经捕捉到一个可以举一反三的规律。在CMOS静态逻辑门里，通常有一个上拉网络（PDN，Pulldown Network）和一个上拉网络（PUN，Pull-up Network），两者互补。PDN用NMOS实现，负责把输出拉到地；PUN用PMOS实现，负责把输出拉到VDD。电路满足：任何稳定的输入组合下，只有一个网络导通，另一个网络截止。

推导逻辑时，可以先只看PDN，写出输出为0的条件；再根据德摩根定律推导出输出为1的条件。或者从PUN的角度直接分析。

比如一个三输入与非门，PDN就是三个NMOS串联，三个输入全为高时输出才为0，所以Y = ~(A·B·C)。三输入或非门，PDN是三个NMOS并联，任意一个输入为高输出就为0，所以 Y = ~(A+B+C)。

这个方法非常实用。拿到一个不认识的CMOS门电路图，先找PDN，再看PUN，用逻辑表达式一推，功能立刻清楚了。

3.4 扇入、扇出与噪声容限的实际影响

扇入就是一个门的输入数量。与非门扇入越大，串联的NMOS越多，下拉路径的电阻越大，输出低电平会偏离地电压更远，抗干扰能力下降。同时，输入端电容也在增加，对前一级的驱动能力要求更高。在FPGA或标准单元库里，通常会把大扇入门拆成几级小扇入门来保证时序。

扇出是一个门的输出能驱动多少个负载门，和输出电阻、负载电容都有关系。扇出过大，输出边沿变缓，信号完整性变差。一个比较保守的方法是在设计初期控制扇出不超过8，高频设计还要根据时序分析结果做调整。

实际调试时，如果发现级联门电路的波形有毛刺，除了检查电源去耦，也要看看是不是扇出过大，导致边沿斜率不够，输入在VIH/VIL之间停留时间过长，让下级电路进入线性区，产生了不稳定的中间态。

4. OD门（开漏输出）：能“线与”、能调电平的输出结构

4.1 开漏结构到底缺了什么

前面讲的推挽输出，输出级既有上拉PMOS又有下拉NMOS，所以输出高电平时是主动通过PMOS往VDD拉，输出低电平时主动通过NMOS往地灌。但OD门——开漏输出门，在结构上做了一件事：把PMOS上拉管拿掉了，只剩下一个NMOS下拉管，输出端直接引出。这就是“开漏”名字的来源，漏极是开着的。

没了上拉管，OD门自己无法输出高电平。你说它输出高？实际上输出管截止，输出端处于高阻状态，电平不固定。必须由外部在上拉一个电阻到某个电源电压，才能在管子截止时把输出拉到高电平。

这样做看似“残缺”，却带来了两个极其有用的能力：电平转换和线与逻辑。

4.2 上拉电阻怎么取：一个不算复杂的计算题

OD门应用好坏，上拉电阻是核心。上拉电阻太大，负载电容充电慢，上升沿变缓，限制了通信速率；上拉电阻太小，灌电流过大，会造成功耗增加，甚至损害驱动管。

一般有两个边界条件。

最小值的约束是灌电流限制。当OD门输出低电平时，NMOS导通，电流从外部上拉电源流过电阻进入NMOS。这个电流不能超过数据手册里规定的最大灌电流，否则会损伤器件。公式很简单：R_min = (Vpullup - VOL_max) / IOL_max。假设上拉电压5V，VOL_max=0.4V，IOL_max=20mA，那R_min就是230Ω左右。

最大值的约束是上升时间。RC充电时间常数大约等于R × C_load，负载电容包括输入级的栅电容和走线分布电容。假设负载电容10pF，想在上拉电阻形成的RC电路里让上升沿在一定时间内完成，可以按RC常数来估算。比如要求上升时间小于1μs，粗略按3τ到5τ计算，τ=R×C，假设允许3τ=1μs，则R=33kΩ。

实际工程中，I2C总线的上拉电阻常见值在1kΩ~10kΩ之间，配合不同总线电容和速率要求来选。4.7kΩ是很多场合的万金油选择。经验判断是：总线速度越高，负载电容越大，上拉电阻就越要取小一些。

4.3 I2C总线里的OD门：为什么能多个设备挂一起

去查I2C总线的物理层规范，你会发现一个关键要求：SDA和SCL两根线都是开漏结构，外部接上拉电阻。这是I2C能实现多设备共享总线的基础。

I2C协议里，多个设备的SDA引脚全部挂到同一条线上。平时所有设备都不驱动，靠上拉电阻把电平拉高，总线处于空闲状态。任何一个设备要发送低电平时，就把自己对应的NMOS导通，把总线拉低。两个设备同时拉低，总线也是低，不会产生短路。如果要发送高电平，设备不驱动，NMOS截止，总线由上拉电阻拉到高。这样就实现了“线与”逻辑——多个设备共享总线，不会因为驱动冲突而烧毁。

如果我们用推挽输出的端口直接接I2C总线，会发生什么？假设两个设备分别尝试输出相反电平，一个推挽输出高，另一个推挽输出低，那就是电源到地之间形成低阻通路，电流瞬间增大，轻则信号错误，重则烧毁IO口。这就是为什么I2C协议规定一定要用开漏或开源结构。

4.4 OD门做电平转换的接线方式

OD门的另一个常见用途是电平转换。假如有一个3.3V的传感器要接5V的SPI接口，而传感器的DOUT引脚是OD输出，那就可以把它的上拉电阻接到5V电源上，这样输出高电平时就是5V，完美匹配5V逻辑。反过来也可以，5V OD门输出上拉到3.3V，让5V器件安全地“说”3.3V的逻辑。

这种转换电路简单、成本低，但有两个注意点。第一，转换后只解决了逻辑电平的问题，上升沿的快慢取决于上拉电阻和负载电容，如果高速信号需要陡峭的边沿，可能要考虑用专用电平转换芯片。第二，上拉的电源电压不能超过OD门输出管的漏源击穿电压，查看器件绝对最大额定值，否则一拉高就容易击穿。

4.5 OD门最常见的3个坑

坑一：忘记加上拉电阻。有些朋友把OD门当普通推挽输出用，发现输出总是低，或者高电平只有零点几伏，查了半天才发现少了一颗电阻。这个错误特别容易在初学阶段和硬件原型阶段出现。

坑二：上拉电阻选太大导致沿太慢。有位朋友在做一个低速的EEPROM读取，用了100kΩ的上拉，实际测量上升沿达到数十微秒，通信直接失败。后来换成4.7kΩ问题立刻消失。在信号完整性测试时，记得用示波器确认边沿斜率。

坑三：用推挽结构模拟OD门的行为。有些GPIO可以配置为开漏模式，但并非所有MCU的GPIO都支持，而且内部可能有保护二极管或钳位结构，如果外部上拉电压高于MCU电源电压，有可能通过保护二极管往VDD漏电，造成电压倒灌。设计时要查阅GPIO结构图，必要时串接隔离电阻。

5. 传输门和模拟开关：一个能传“所有电压”的门

5.1 传输门的结构与导通条件

传输门的结构非常有意思，它不是用来输出固定0或1的，而是用来“传输”输入信号的。电路由一个NMOS和一个PMOS并联组成，两个管子的源极和漏极分别相连，形成两个端口（A端和B端），控制信号C和C非分别接NMOS栅极和PMOS栅极。

当 C=1、C非=0时，NMOS导通、PMOS导通，A和B之间形成低阻通路，信号可以双向传输。当 C=0、C非=1时，两个管子都截止，A和B之间呈高阻态，相当于断开了。

有人会问：一个NMOS不就够了吗？确实，单独一个NMOS也能传输信号，但它只能传好低电平和接近VDD-Vtn的电压，传输高电平时会有阈值损失。单独一个PMOS能传高电平，但传低电平会损失。两个管子并联，可以确保0到VDD整个范围内都通畅。这就是为什么传输门要采用互补结构。

5.2 为什么模拟信号也能传

传输门的一个特殊之处在于，它本身不区分数字和模拟。只要导通，两端的电压就在理想情况下保持一致，没有“整形”功能。所以它既能传数字信号，也能传模拟信号。这一点和普通的逻辑门完全不同。

在实际芯片里，模拟开关芯片（比如CD4066）的核心就是传输门。音频信号切换、采样保持电路里的开关、可编程增益放大器里的电阻网络切换，都是在用传输门。使用时注意信号幅度不能超过工作电压范围，也不能低于地电位，否则内部寄生二极管会导通，造成信号失真甚至损坏器件。

传输门在导通时，其实有一个阻值在几十欧姆到几百欧姆之间的导通电阻，并不是理想导线。导通电阻的大小受输入电压影响，在信号接近电源中间值时导通电阻最大。这一点在设计精密模拟电路时需要考量。好在现代芯片通常用加大尺寸或并联多个传输门来降低导通电阻。

5.3 用传输门搭一个二选一多路器

传输门最简单的应用就是二选一多路选择器。两个传输门TG1和TG2，TG1的导通条件是选择信号S=1，TG2的导通条件是S=0，两路输入A和B分别接两个传输门的输入端，输出端接到一起。当S=1时，TG1导通，输出A；当S=0时，TG2导通，输出B。

这种结构在FPGA的可配置逻辑单元和数字IC的MUX单元里非常常见，因为传输门速度快、占用面积小。但要小心，多个传输门输出端直接相连时，必须保证任意时刻只有一个传输门导通，否则两个不同的信号会在输出端打架，产生短路电流。

5.4 传输门和普通逻辑门的本质区别

普通逻辑门是“有源驱动”，输出端总能提供拉电流或灌电流。传输门是“无源开关”，它对信号没有放大作用，只提供通路。传输门的输出幅度和输入完全一样，也不存在推挽结构那种强上拉强下拉能力。

所以，在把它当开关用时，前级信号驱动能力够不够，后级负载电容大不大，都要通盘考虑。如果前级是一个高阻抗的RC信号源，经过传输门后又驱动一个大电容负载，信号会变得更弱，这是传输门的一个限制。

6. 三态门：不仅输出0和1，还能“放手”

6.1 为什么需要高阻态

普通推挽CMOS门只有两种输出状态：高电平和低电平。现在想象一个场景：多个设备的输出要接到同一条数据总线上，如果每个时刻只有其中一个设备发送数据，其他设备都必须把输出断开。断开是什么状态？既不高也不低，就是高阻态，用字母Z表示。

三态门就是支持三种输出状态的门电路：高电平、低电平、高阻态。它多了一个使能控制端EN。当EN有效时，它就是个正常门，输出0或1；当EN无效时，输出端与内部电路断开，呈现高阻态，相当于引脚被“释放”了。

你需要理解高阻态不是电压，而是没有驱动。实际电平由一个外部元件决定，可能是上拉电阻拉高、下拉电阻拉低，也可能因为悬空而不定。读高阻态引脚的电压没有意义，必须等某个设备把它驱动到确定电平后再读。

6.2 三态门在总线上的作用

三态门最常见的应用场景就是数据总线。在传统单片机里，多个外设共享一组8位数据线，CPU通过片选信号来控制每个外设的三态缓冲器。当某个外设被选中时，它把数据放到总线上，其他外设的三态输出处于高阻态，不干扰总线。这就实现了多器件分时共享同一组引脚。

SPI外设也有类似的设计，多个从机的MISO引脚通常可以并联，但每个从机只有在片选信号拉低时才驱动MISO，其他时间输出高阻。如果没有三态功能，两个从机同时向MISO灌电流或拉电流，通信就会出错甚至损坏IO口。

在PCB布局上，尽量让多个三态门的输出到总线的走线长度接近，减少分支引起的反射。总线末端是否加终端匹配电阻，需要根据信号速率、走线长度和驱动能力来评估。

6.3 三态门与OD门的对比：一个容易混淆的考点

三态门和OD门都包含高阻状态，但适用场景和电路结构完全不同。三态门在使能无效时输出高阻，使能有效时能主动输出高或低电平，驱动能力强；OD门永远需要外部上拉，输出低电平时主动拉低，输出高电平时其实是不驱动，靠上拉电阻拉高。

如果做笔试或面试，这个对比经常被问到。从波形上看，三态门使能后能快速输出低电平或高电平；OD门输出高电平时波形上升沿总是带着RC充电的曲线。从使用场景看，三态门适合总线分时复用驱动信号；OD门适合线与逻辑、电平转换和I2C这类多主设备共享总线的协议。

6.4 三态门使用的注意事项

先想清楚初始状态。系统上电时，如果三态门的使能信号时序不可控，可能出现多个设备同时驱动总线的情况。很多设计中会在FPGA配置一个默认安全的GPIO状态，让三态门在初始化期间保持高阻，避免总线冲突。

再注意总线保持。三态门输出高阻后，总线电平并没有被驱动。如果总线上挂着电平敏感的输入，必须外部配一个上拉或下拉电阻，使总线在高阻期间保持确定的电平，否则输入可能因为浮空而漂移，产生不定逻辑。这在按键检测、控制线、中断线上特别常见。

最后一个容易忽略的问题是ESD保护。高阻输出引脚在插拔或带电操作时，更容易积累静电，设计时通常要加ESD防护器件或确保芯片自带的保护二极管能够承受。

7. 把知识串起来：实际工程中的3个排查案例

7.1 案例一：I2C上拉电阻导致的通信偶发失败

当时做一块传感器采集板，I2C总线上挂了3个从设备，通信偶发性失败，有时开机半小时后才出现一次。用示波器看波形，SDA的上升沿明显偏软，高电平到达VIH的时间太长，靠近上限。总线上拉用了10kΩ，而总线电容因为走线长和过孔多，实测已经超过50pF。算下来RC充电时间已经到了微秒级别，在400kHz快速模式下很容易出错。

排查过程比较简单：先换2.2kΩ上拉电阻，再用示波器复测波形，上升沿显著改善，连续跑了一晚上压力测试没再报错。这个案例说明I2C上拉电阻并非照抄参考设计就行，要结合总线长度、器件数量、通讯速率综合评估。后来我把这项目的上拉电阻设计改成可调焊盘，兼容4.7k和10k的使用场景，方便调试时快速切换。

7.2 案例二：GPIO推挽和开漏配置弄反了

这个案例来自一次产品返修。板子上一个状态指示灯，用MCU GPIO直接驱动LED，LED串联限流电阻接到VDD。正常应该配置成推挽输出，但同事在初始化代码里把GPIO配置成了开漏模式。结果是LED永远不亮，因为开漏输出只有下拉能力，无法主动输出高电平去点亮LED。

排查时读取GPIO寄存器，配置确实写的是开漏，改成推挽后LED正常。这个错误听起来很低级，但在实际项目里确实会出现，尤其是在复用引脚多、初始化代码由多个文件拼凑的情况下。遇到输出电平正常但外设不动作的问题时，先检查GPIO模式，再看输出结构，别急着怀疑芯片坏了。顺便说一下，在配置开漏模式时，还要确认GPIO是否有内部上拉可用，如果内部上拉阻值太大，驱动能力不足，也可能导致电平异常。

7.3 案例三：三态门高阻导致的中断误触发

在设计按键外部中断时，按键一端接地、另一端接MCU引脚。如果引脚没有配置内部上拉，按键断开时引脚悬空，电平不定，中断可能被反复触发，或者检测到随机的边沿。这个问题的本质就是三态引脚或高阻输入导致电平浮空。把引脚改成带上拉输入模式，或者再加一颗10k外部上拉电阻，中断就恢复正常了。

这其实和三态门有关系，很多MCU的GPIO在输出模式下可以配置为推挽或开漏，在输入模式下则有浮空、上拉、下拉等选项，引脚内部本质上都是一个带使能逻辑的IO pad。理解三态门后，你会更容易理解GPIO输入输出方向切换时的电平保持问题，也更容易理解为什么换用不同GPIO库时，初始状态可能完全不同。

7.4 常见问题速查表

8. 写在最后的个人经验

回到开头说的那个分水岭。我在学习 CMOS 门电路时，最大的感受是：真值表只是结果，电路结构才是原因。如果你能习惯性地在脑子里把逻辑符号翻译成“哪些管子导通、哪些管子截止、电流走什么路径”，那门电路这块就算真正过了关。

这几类门电路，不是孤立的知识点。非门是所有门的底板，与非和或非是组合逻辑的骨架，OD门把输出电平的控制权交给了外部上拉电阻，三态门把输出通断交给了使能信号，传输门则更进一步，干脆做成一个双向透明的模拟开关。理解它们的差异和互补关系，对做电路设计、做驱动开发、甚至阅读芯片数据手册都有直接帮助。

最后给一个小建议：学到这里，不妨拿起手边的逻辑芯片（比如74HC00、74HC04、74HC125），用面包板搭几个小电路，用万用表和示波器实测一下输出波形、高阻态电平、上拉电阻的影响。不少知识在黑板上感觉懂了，真正动手量过之后，才算变成自己的。