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上周帮朋友看一块小板子，主控是常见的MCU，只做了USB 2.0全速/高速外设，焊好后插电脑就是不认设备。我拿示波器一测，D+ D-两个引脚上的波形边沿拖着长长的尾巴，过冲之后还振了好几下。查到最后，问题就出在很多人容易忽略的阻抗匹配上——PCB走线的差分阻抗偏了，信号反射在D+ D-上来回弹，眼图早就闭上了。

USB 2.0接口看引脚定义只有4根线，VBUS、D-、D+、GND，比SPI、UART都简单，很多人就抱着"能通就行"的心态随便布线。等到枚举失败、掉线、速度异常，才想起来D+ D-是一对高速差分信号，引脚定义背后还藏着一套信号完整性规则。这篇文章就把USB 2.0接口定义里的引脚细节和阻抗匹配要求一次性讲清楚，从引脚怎么认、阻抗为什么非得90Ω、到PCB上怎么落地、出了问题怎么排查，适合硬件工程师、嵌入式开发者和自己打样做USB小设备的玩家收藏。

1. USB 2.0接口引脚定义：先把每个针脚认清楚

1.1 标准USB 2.0 Type-A / Type-B的4针定义

USB 2.0从规范层面定义了4根信号线，Type-A和Type-B接口在引脚功能上是完全一致的，只是物理形状不同。Type-A就是我们最常见的扁平口，电脑主机上的那种，做U盘、鼠标接收器基本都是它；Type-B是方形口，打印机、开发板（比如STM32F103C8T6的核心板）上经常见到。

这里面的核心其实就一句话：D+和D-不是两根独立的信号线，而是一对差分信号。USB 2.0所有数据传输都靠这对差分线上的电压差来实现，数据不是看单根线对地电平，而是看D+和D-之间的相对电压。这也是后面所有阻抗匹配要求的起点。

很多人容易忽略的是，这4个引脚里还藏着一套速度检测机制。USB 2.0支持低速（1.5Mbps）、全速（12Mbps）和高速（480Mbps）三种模式，设备插入后主机就是通过D+或D-上的上拉电阻来判断速度等级的：

• 全速设备（12Mbps）：在D+引脚上接1.5kΩ上拉到3.3V；
• 低速设备（1.5Mbps）：在D-引脚上接1.5kΩ上拉；
• 高速设备：先按全速设备方式上拉D+，主机识别后再通过Chirp握手序列切换到480Mbps高速模式。

主机端D+和D-上各有一个15kΩ的下拉电阻，用来检测设备插入时D+或D-被拉高的情况。在设计原理图时，这个上拉电阻的接法直接影响设备能不能被正确识别，很多人布线没问题却识别失败，就是因为上拉电阻接错了引脚。

1.2 Mini、Micro与Type-C里的USB 2.0差异

除了Type-A和Type-B，嵌入式开发里还有Mini USB和Micro USB。它们比标准4针多了一个ID引脚，总共5个引脚：

• VBUS、D-、D+、ID、GND。

多出来的ID引脚主要用于OTG（On-The-Go）功能，用来区分本设备是当作主机（Host）还是外设（Device）使用。ID引脚接地表示本设备作为主机，ID引脚悬空则作为外设。很多嵌入式产品只用Micro USB供电和通信，把ID引脚直接悬空即可，不影响USB 2.0基本连接。

Type-C接口就更特殊了。Type-C物理上有24个引脚，但在USB 2.0模式下，真正用到的数据引脚只有DP1（D+）和DN1（D-）——具体在Type-C座子上对应A6/A7或B6/B7，取决于插入方向。Type-C的CC1/CC2引脚用于检测插入方向、协商供电能力，而不是数据信号，这一点很容易搞混。想用Type-C做USB 2.0设备，除了接VBUS、GND、D+、D-，通常还需要在CC引脚上配置5.1kΩ下拉电阻（作为设备）或56kΩ上拉电阻（作为主机），否则主机不会认为有设备插入。

另外要留意USB 3.x的接口。USB 3.0的Type-A虽然外形和USB 2.0一样，但内部是9个引脚，前面4个是USB 2.0兼容用的VBUS、D-、D+、GND，后面5个是超速信号（SSTX+/-、SSRX+/-、GND）。画原理图时一定要看仔细，尤其是复用Type-C的方案，USB 2.0信号和USB 3.x的SuperSpeed信号是两套独立总线，引脚别接串。

2. 阻抗匹配：为什么USB 2.0会在意90Ω

2.1 特征阻抗是怎么一回事

要理解阻抗匹配，先得放下"导线就是0欧姆"的直觉。低频电路里，一根走线确实可以看成理想导线，信号波长远大于走线长度，导线上的电压到处都一样。但到了USB 2.0高速模式，480Mbps的信号基本频率约240MHz（不小），更要命的是信号的上升沿只有几百皮秒，这里面包含的高频分量能到几GHz。此时走线长度如果和信号波长可比，导线就不再是普通导体，而是一条传输线。

传输线上每一点都会有一种瞬态阻抗，它取决于走线的几何结构（线宽、线厚）和周围介质（介质层厚度、介电常数），以及和参考地平面的距离。这个瞬态阻抗如果沿线保持恒定，就是特征阻抗，单位是Ω。

可以拿水管打个比方：恒定水流在水管里平稳流动时，什么感觉都没有；但如果你把某一截水管突然变细或变粗，水流到了变径处就会产生反射，形成回波。信号在PCB走线上也是一样，只要走线阻抗发生突变，一部分能量会被反射回来，一部分继续往前。反射回来的能量叠加在原始信号上，就表现为振铃、过冲、台阶，严重时直接让接收端误判电平。

USB 2.0高速信号对反射尤其敏感。因为信号摆幅小（高速模式下差分幅度约400mV）、边沿快，一点点反射就足以形成明显的振铃。阻抗匹配的本质，就是让D+ D-走线的特征阻抗在整个链路中保持尽可能一致，让信号能量顺畅地从驱动器传到接收端，而不是在阻抗突变点来回弹。

2.2 USB 2.0对阻抗匹配的硬指标与失控后的表现

USB 2.0官方规范对线缆和连接器的特性阻抗要求是90Ω差分阻抗。这里说的是差分阻抗，不是单端阻抗——差分阻抗指的是D+和D-两根线作为一个整体呈现的阻抗。规范要求的范围是90Ω±15%，也就是76.5Ω到103.5Ω之间。

但实际工程里，我强烈建议设计目标定在90Ω±10%以内，有条件就压到±5%。因为USB 2.0链路不只是PCB，还包括连接器、线缆、ESD保护器件，每一段都会引入偏差。PCB如果已经跑到±15%的极限，加上线缆和连接器的偏差，整个链路就别想稳定了。我自己做项目时都是按90Ω±5%去和板厂沟通，成本和普通阻抗控制相差不大，但信号余量明显好很多。

差分阻抗失控后，最先表现在眼图上——这是衡量高速信号质量的核心指标。阻抗不匹配会造成反射，反射叠加到信号上，眼图的"眼睛"就会变小、变眯、甚至闭合。接收端在眼图闭合的情况下采样，误码率直线上升。在实际使用中，你可能不会直接看到眼图，而是看到以下症状：

• 设备插入后枚举失败，Windows提示"无法识别的USB设备"；
• 枚举偶尔成功，但只要传输稍微大点的数据包就断开；
• 设备被识别成"全速设备"而不是"高速设备"（说明高速Chirp协商失败，退回了12Mbps全速模式）；
• 设备能识别但通信不稳定，插拔几次后失效。

这里还要澄清一个容易混淆的概念：差分阻抗90Ω，不代表D+、D-各自的单端阻抗是45Ω。差分线对之间存在耦合，两根线离得越近，差分阻抗相比2倍单端阻抗降低得越多。为了达到90Ω差分阻抗，实际单端阻抗往往要设计在45Ω到55Ω之间，具体要看走线间距和叠层。这也是为什么不能简单用单端50Ω的走线规则去套USB 2.0差分线，必须用专门的差分阻抗计算工具。

3. 从原理图到PCB：90Ω差分阻抗的落地实操

3.1 叠层规划与阻抗计算

做好USB 2.0的阻抗匹配，第一步不是在布线软件里画线，而是先把叠层和阻抗参数算清楚。

以最常见的四层板为例，推荐的叠层结构是：

• L1：信号层（D+ D-优先走这里）
• L2：完整地平面（GND）
• L3：电源平面（PWR）
• L4：信号层（低速信号）

D+ D-信号必须有紧邻的、连续的地平面作为回流路径，第二层是完整地平面，这对信号质量是个天然保障。两层板不是不能做USB 2.0高速，但对走线下方地平面的连续性要求极高，难度会大不少。新手做USB 2.0高速设备，建议直接上四层板，省下的调试时间远比板费值钱。

计算阻抗时我常用Polar SI9000或者Saturn PCB Design Toolkit。SI9000是行业事实标准，但上手门槛略高；Saturn PCB Toolkit免费且够用。计算步骤如下：

1. 确定叠层参数。需要知道参考层到信号层的介质厚度、介电常数（Er）、铜箔厚度。这些参数最好直接找板厂要，不同板厂的叠层差异很大，抄网上的线宽数据很可能翻车。
2. 选择模型。表层走线选"Coated Microstrip"（带阻焊层的微带线），内层走线选"Edge-Coupled Stripeline"或"Broadside Coupled Stripline"。阻焊层会让阻抗降低几个Ω，计算时最好考虑进去。
3. 输入目标阻抗90Ω，调整线宽（Width）和线距（Gap），得到满足要求的几何参数。
4. 在PCB制板说明文件里明确写上：D+ D-差分阻抗控制90Ω±10%，线宽线距按计算结果标注。

经验上，常规1.6mm四层板、表层铜厚1oz、信号层到参考层介质厚度约0.1mm的条件下，表层90Ω差分线大约是线宽5mil、线距7mil左右。但不同板厂叠层不同，数值可能在4.5/6.5到6/9之间浮动。一定不要直接抄参数，要用工具算，或者直接让板厂按阻抗要求帮你调整线宽线距。

3.2 布线规则与细节

阻抗计算只是第一步，真正考验功夫的是布线。USB 2.0差分对的布线规则可以总结成几个死命令：

第一，D+和D-必须紧贴着平行走线。差分信号靠两根线之间的耦合来维持共模噪声抑制能力，距离拉开、耦合变弱，差分阻抗就会漂移。两根线之间不能夹其他信号，也不能一个走表层一个走内层。

第二，D+和D-尽量等长。USB 2.0高速模式本身对内等长要求不算苛刻，但长度差会直接转换成共模噪声，建议控制在5~10mil以内。注意，绕等长的时候别用又长又密的蛇形线去强行补偿几毫米的差距，稍微做一个S形短绕就够了。优先保证走线短、直、阻抗连续，不要为了等长把简单问题复杂化。

第三，走线尽量短，少打过孔。每次过孔都会引入阻抗不连续，相当于在传输线中间塞了个小变径管。D+ D-如果必须换层，旁边一定要放接地过孔，给回流信号提供连续路径。打孔数量控制在1~2个以内，过孔stub要短。

第四，D+ D-下方必须连续地平面。走线跨过地平面分割或开槽，回流路径被截断，阻抗和信号质量都会严重恶化。布板时先保证差分线下方干净，再考虑其他信号。

第五，转角用45度或圆弧，避免直角走线。直角处线宽突变会导致阻抗突变，高速信号下尤其明显。

另外，建议D+ D-主走线长度控制在200mm以内。USB 2.0高速对走线总长度没有硬性规范，但走线越长，衰减和反射问题越突出。过长的走线即便阻抗匹配得很好，信号幅度和眼图张开度也会变差。

3.3 原理图侧的匹配措施

阻抗匹配不只是PCB走线的事，原理图上的器件选型同样关键。

最常用的是串联匹配电阻。USB 2.0高速信号的驱动端阻抗往往偏低，在靠近主控芯片的位置串一个22Ω到33Ω的电阻，可以起到阻抗匹配、吸收反射的作用。这个电阻必须放在源端，也就是靠近主控引脚的那一侧，而不是靠近连接器。如果放错位置，匹配效果几乎为零。电阻值不是随手定的，要看主控的驱动能力和信号边沿：串得太大，信号幅度不够；串得太小，反射压不住。我常用的做法是先按22Ω画上去，板子回来实测波形，过冲大就加大到27Ω或33Ω，幅度不够就减小。顺便说一句，如果你用的主控是STM32这种内部已经做了驱动调整的，有时候不串电阻也能工作，但留有匹配电阻的位置永远是稳妥的。

ESD保护器件也要格外小心。USB的D+ D-裸露在外，静电防护必须有，但普通TVS二极管的结电容可能达到3pF甚至更高，直接挂在高速信号路径上，等效于给传输线加了个大电容，边沿会被拉缓，眼图会明显收缩。选TVS时务必看结电容参数，USB 2.0高速应用建议结电容不超过0.5pF，像USBLC6-2SC6这种经典的USB专用ESD保护芯片，结电容约0.6pF，是很多成熟方案都在用的。TVS同样要靠近连接器放置，让静电在入口就被泄放掉。

还有一个容易被忽略的是共模扼流圈。它对于抑制USB电缆上的共模噪声很有效，但前提是它本身的差分阻抗要和90Ω匹配，且带宽足够覆盖480Mbps信号。不是每一个USB设计都必须加共模扼流圈，不加时先保证布线质量，加之前要仔细核对器件参数，否则可能好心办坏事。

4. 常见问题与排查技巧实录

4.1 现象驱动的排查思路

USB 2.0的故障现象往往一样，但根因千差万别。下面整理我在实际调试中遇到最多的几类情况，和对应的排查顺序。

D+/D-接反是我见过最高频的错误，尤其是从MCU引脚直接拉线出来做测试板的时候。USB 2.0的D+和D-接反，主机不会炸，但设备就是无法识别。排查时不要只看原理图，要一路量到MCU引脚，确认D+确实连到了主控的USB_DP引脚。

另一个高频坑是1.5kΩ上拉电阻。全速设备必须在D+上接1.5kΩ上拉，高速设备在Chirp协商完成后由内部断开。如果这个电阻没接，或者接到了D-上，主机就检测不到设备插入。这个电阻的电源也需要注意，必须来自3.3V，不能直接接5V，否则电平不匹配会导致通信失败。

4.2 实测工具与验证手段

排查USB 2.0信号问题，示波器是少不了的，但用不对探头反而会误导你。

普通1x无源探头带宽低、输入电容大（十几pF），直接挂到D+/D-上会严重加载信号，看到的波形根本不是真实情况。10x无源探头电容小一些，但超过100MHz带宽之后衰减明显，对480Mbps信号来说也偏勉强。有条件建议用有源探头，输入电容不到1pF，测出来才靠谱。没有有源探头时，至少用带弹簧探针的短地线，把探头地环路缩到最小，不然高频振铃很可能有一半是探头自己产生的。

看波形时重点观察三个指标：单端信号摆幅是否正常、上升沿是否平滑、过冲和振铃幅度大不大。USB 2.0高速信号在D+/D-上的单端摆幅约400mV，全速模式约3.3V摆幅。如果看到明显的过冲和振铃，阻抗不连续基本跑不了。

有条件的话，用TDR（时域反射计）测一下D+/D-沿线的阻抗曲线，能直观看到阻抗突变点在哪里。没有TDR也问题不大，拿眼图模式看D+/D-信号，如果"眼睛"又大又亮，信号质量就没问题；如果眼睛闭合、线条毛糙，就是信号完整性问题。

软件层面可以用USB逻辑分析仪或USBTrace这类工具抓枚举过程，看主机发了什么请求、设备回了什么。如果设备枚举到了获取描述符那一步失败，通常是数据阶段信号质量问题；如果连设备插入都没检测到，大概率是上拉电阻的问题。

4.3 踩坑经验清单

最后分享几条我用真金白银换来的经验，每一条都对应过实际翻车现场。

不要在D+/D-上乱加测试点。我看到很多设计为了调试方便，在差分线上拉出一根长走线接测试点，这等于在高速信号路径上开了一个很长的stub，反射、谐振全来了。非要留测试点，用直径0.5mm的小焊盘直接放在走线旁边，不要单独拉线出来，更不要用排针。

不要给D+/D-加LED指示灯。LED本身是二极管，结电容会加载到信号线上，再加上限流电阻到地，等于给高速信号挂了个电容负载，轻则边沿变缓，重则高速模式直接协商失败。指示灯要用就用串联方式，或者干脆不要放在USB线上。

差分线的绕等长要克制。很多工程师受并行总线设计影响，看到长度差了十几mil就难受，非要绕成完全等长。USB 2.0的高速信号对内skew容限并不紧，十几mil的差距完全在范围内。强行绕线反而会引入额外的阻抗不连续，得不偿失。

双层板做USB 2.0高速要格外谨慎。不是不能做，但地平面不完整，D+/D-回流路径很长，阻抗一致性很难保证。实在要用双层板，D+/D-要尽量贴着地走线，并且周围用地线填充包裹，但"包地"操作本身也可能改变阻抗，需要配合阻抗计算，不是随手画一圈地线就算完。

写在最后的一点体会

USB 2.0这接口看起来老掉牙了，但我这几年做下来，每次都会被它给上一课。多数问题不是原理图错，而是PCB细节不到位。90Ω差分阻抗不是玄学，它是由走线几何、叠层参数、回流路径共同决定的工程指标，只要每一步都按规矩来做，USB 2.0高速模式完全可以做得又稳又干净。

如果你只是做个全速（12Mbps）的小设备，阻抗匹配的压力确实没那么大；但我还是建议按照90Ω差分阻抗的标准去设计。因为接口规范是向后兼容的，今天跑全速的设备，明天换个主控可能就要跑高速，PCB又不会重画，提前按高标准做，省得到时候再返工。