企业官网建设流程全解析

我先把结论放在前面：USB 2.0 布线这件事，看着简单，不就是一对差分线两根线拉通吗？真要较真起来，里面有阻抗、等长、参考平面、ESD、电源回流一大堆东西。很多时候板子画好了，插上电脑要么识别不到，要么传输速度掉到 12Mbps 甚至 1.5Mbps，原因往往不是芯片坏了，而是布线细节没做到位。

这篇文章适合刚接触 PCB Layout 的同学，也适合画过几块板子但 USB 总出问题的硬件工程师。我会从信号特性讲起，然后是布局规划、差分走线、电源处理、开关芯片方案，最后附上我自己调试时踩过的坑和排查方法。内容以工程实操为主，尽量不堆理论，但该讲的"为什么"我也不会跳过。

1. 布线之前，先搞清楚 USB2.0 到底在传什么信号

1.1 480Mbps 和"全速"到底什么关系

很多新人对 USB2.0 的速率表述是懵的，网上还有人问"usb2.0 可以全速传输吗 480M"，这个说法不够严谨。USB2.0 协议定义了三种速率：Low-Speed 1.5Mbps、Full-Speed 12Mbps、High-Speed 480Mbps。

严格的叫法是：全速（Full-Speed）对应 12Mbps，高速（High-Speed）对应 480Mbps。480Mbps 不是全速，是高速模式。键盘鼠标这类低速外设用的是 1.5Mbps，很多 HID 设备跑 12Mbps，而 U 盘、摄像头、手机传输数据时基本都是 480Mbps 高速模式。

这个区别对布线很关键。12Mbps 的信号上升沿慢，你拿飞线连都能工作；但 480Mbps 的信号边沿更陡，对布线的敏感度完全不是一个量级。

高速信号，真正决定布线难度不是时钟频率，而是信号上升时间（Tr）。工程上常用带宽估算公式：带宽 BW ≈ 0.35 / Tr。USB2.0 高速模式信号上升时间很短，通常在几百皮秒到 1ns 量级，算下来对应的等效频率能到 700MHz 甚至 1GHz 以上。

这就是为什么有人跟你说"USB 才 480M，频率不高"，这话在 PCB 布线层面是误导。你真正要伺候的是一根等效 1GHz 的传输线。

1.2 为什么差分阻抗必须控制在 90Ω ± 10%

USB2.0 的 D+ 和 D- 是一对差分信号，传输线上如果出现阻抗突变，信号在突变点就会产生反射。反射的信号叠加在原信号上，轻则振铃，重则逻辑误判。USB 规范对差分阻抗的要求是 90Ω ± 10%，也就是 81Ω 到 99Ω 之间，这对走线宽度、间距、参考层的介质厚度都有约束。

我用个生活化的类比：差分布线就像建一条双车道高速公路，车辆是信号。路太窄（阻抗偏低），车挤在一起容易追尾；路太宽（阻抗偏高），车速上来之后会发飘。90Ω 就是 USB 信号最适合的路宽。

但要注意，差分阻抗不是简单地把两根 45Ω 的单端线并排一放就得到 90Ω。两根线同时走会有耦合效应，实际差分阻抗取决于单端阻抗、线间距 S、到参考平面距离 H，还有介质介电常数。工程上直接用阻抗计算工具算，后面我会举实际参数例子。

1.3 什么时候必须按高速规则来，什么时候可以放水

我见过很多工程师，画 USB2.0 板子一律按高速规则走，连 1.5Mbps 的鼠标板也上四层板、做等长，这样做当然没错，但成本和工时白白浪费了。反过来，也有人把 480Mbps 的高速信号当普通 IO 拉线，板子做回来肉眼可见的波形一团糟。

一个实用的判断标准：信号有效波长和走线长度的关系。FR4 板材里信号传播速度约为 15cm/ns（真空中约 30cm/ns 的一半）。480Mbps 的基频是 240MHz，波长大概 60cm，走线如果超过波长的十分之一，也就是 6cm 左右，就要当传输线来处理了。

工程经验是：高速 USB 差分线超过 5cm 就必须严格按传输线设计。如果板子很小，差分线只有 1-2cm，那么阻抗、等长的压力会小很多，优先保证参考平面完整就行。换句话说，规则要分级，不是一刀切。

2. 布局规划与层叠设计：布线成败的七成在这一步

2.1 USB 信号链路从主控到连接器的器件摆放顺序

USB2.0 的完整链路包括：主控芯片的 D+/D- 引脚、串联电阻（可选）、ESD 保护器件、共模电感（可选）、USB 连接器。

摆放顺序有讲究，不能乱：

• USB 连接器必须靠近板边，这是物理结构决定的，插拔方便。
• ESD 保护器件要紧贴 USB 连接器放置，尽量让 D+/D- 一进板子就先经过 ESD。道理很简单，静电放电是从连接器进来的，ESD 器件离连接器越远，那段走线上的感应电压就越高，保护效果越差。
• 共模电感一般放在 ESD 后面、靠近主控一侧，作用是把差分线上的共模噪声滤掉，同时防止主板上的噪声从 USB 线辐射出去。
• 串联电阻（22Ω 左右）如果要用，放在驱动端，也就是主控芯片靠近引脚的位置。

很多参考设计会把 ESD 和共模电感做成一个器件，封装上串在差分线上，布局的时候让信号顺序流过即可。总的原则是：信号路径呈一条直线或 L 形，不要绕圈，不要让 USB 信号在主控和连接器之间绕一个大回环。

2.2 两层板还是四层板？参考平面必须完整

USB 高速信号最好在四层板上画，原因不是四层板更好看，而是因为高速信号必须有完整的参考平面。

四层板常规层叠是 TOP（信号）、GND（参考平面）、Power（电源）、BOTTOM（信号）。差分对走在 TOP 层，正下方第二层是完整的 GND 铜皮，回流路径最短，阻抗可控，EMI 也小。

两层板不是不能做 USB2.0 高速，但代价很大。两层板上信号的回流路径靠铺铜和走线规划，很难做到完整，一旦信号下方被其他走线切断，阻抗就跳变。如果非要两层板，尽量把 D+/D- 走在同一面，另一面完整铺地，不要在地平面上开大槽。

我见过不少产品为了省成本，两层板硬跑 USB2.0 高速，通常是产品个头小、走线短，运气好能量产。但只要走线稍微长一点，全速能工作、高速枚举失败的情况就来了。量产项目我建议直接四层板，省下的调试时间比省出的板费值钱多了。

检查参考平面最有效的方法：打开 PCB 叠层预览，关掉顶层，只看差分线正下方的地平面有没有被电源平面或走线断开。如果某个区域的地铜皮被过孔、槽孔、长走线切碎了，那这个位置的阻抗一定控制不住。

2.3 星型接地和电源地在 USB 板子上怎么用

星型接地本质是单点接地，把模拟地、数字地、功率地在某一点汇合，避免不同功能模块的电流相互串扰。

USB 板上常见的需要分开的地有：

• 数字地：主控、逻辑电路
• 模拟地：如果板上有模拟采集（比如 ADC）、USB 的 AVDD 供电区
• 电源地（功率地）：移动电源、充电器里的大电流环路
• 机壳地：USB 连接器的金属外壳

数字地和模拟地怎么处理？如果芯片内部有 AGND 和 DGND 引脚，可以在芯片下方用一个 0Ω 电阻或磁珠单点连接，PCB 上两片地铜皮只在这一点连通。这就像多个蓄水池共用一条补水管道，水位一致，但各池子里的波纹不会互相传递。

USB 连接器的金属外壳地，我建议通过一个 1MΩ 电阻并联 1000pF 电容接数字地。1M 电阻防止静电积累，1000pF 给高频干扰一条低阻抗泄放路径。不要直接把外壳大面积焊死在数字地上，否则机壳上的噪声会直接灌进板子。

如果你在画移动电源或者充电器，注意功率地（电池负端、开关管源极、采样电阻地）要走独立的一小段铺铜，再和数字地单点汇合，这个我在后面 SW6206 那节再展开说。

3. 差分对布线实操：从规则设置到等长匹配

3.1 在立创 EDA 专业版里设置差分对约束

立创 EDA（嘉立创 EDA）这几年用户量很大，很多新手第一款板子就是用它画的。在立创 EDA 专业版里做 USB2.0 差分对，流程不算复杂。

第一步，确认 PCB 上已经有 D+ 和 D- 两个网络。然后在顶部菜单找到"布线"菜单里的"差分对"功能，也可以在设计规则里预先定义。选择 D+ 和 D-，新建一个差分对，软件会自动把两对网络关联起来。

第二步，修改设计规则中的差分对参数。线宽、线距根据阻抗要求算出来，先按默认值画，后期再微调。交互布线时选择"差分对布线"，软件会同时拉出两根线，并且强制保持你设定的线距。这个功能比手动一根根画强太多了，新手一定不要拒绝用工具。

第三步，等长检查。布线完成后，在"检查"菜单里看差分对长度信息。如果 D+ 比 D- 长了，按 Tab 切换属性面板，选择等长调节工具，在长的线上做蛇形走线，把两条线长度拉平。

说句实话，立创 EDA 的差分对等长功能相比 AD 和 Allegro 还有差距，但应付 USB2.0 足够了。实际上 USB2.0 高速的等长要求并不夸张，绝大多数情况下只要你不是明显画偏，都不至于出问题。

3.2 差分走线的四项基本原则

差分走线的核心，我总结成四个字：对称、短、近、完整。

对称：D+ 和 D- 的形状尽量一致。如果一根线直直过去，另一根拐了好几个弯，即使总长度相等，两条线的电场分布也不对称，共模噪声会变大。

短：能短则短，不要为了绕等长而故意拉长整组线。等长是蛇形绕着补，不是把本来很短的线硬拉长。长线是天线，不仅接收干扰，还会向外辐射。

近：差分对内的两根线间距尽量小且恒定。间距增大，耦合减弱，抗共模干扰能力下降。这就是手册里常说的"保持耦合"。

完整：参考平面必须完整连续。差分信号的回流电流分布在地平面上，如果地平面被切断，回流绕路，产生环路电感，这可是高速信号的大忌。

对内等长公差我习惯控制在 5mil 以内（约 0.127mm）。如果做不到，10mil 以内也能接受，但不要超过 20mil。超过之后高速模式会出现时序偏移，具体表现就是设备识别慢、偶尔断开。

过孔换层也要小心。差分对最好保持在同一层走完，因为过孔本身有寄生电容和电感，会破坏阻抗匹配。如果实在要换层，两对线必须在同一个位置打过孔，不能一个先换一个后换。过孔下方也要保证回流路径，也就是过孔附近要有地过孔连接两层地平面。

3.3 等长匹配用蛇形线怎么绕才不掉链子

蛇形走线是补偿长度差最常用的手段。但蛇形绕线不是随便绕，绕不好反而引入额外串扰。

基本原则：

• 蛇形线的波峰高度（凸起高度）尽量小，一般不超过 15-20mil。峰越高，相邻段之间的耦合越强，信号完整性越差。
• 蛇形线相邻线段之间的间距要大于 3 倍线宽。比如线宽是 6mil，两个相邻线段的间距至少 18mil，否则相邻线段之间会形成平行耦合电容，相当于给信号加了低通滤波器。
• 蛇形线放在走线末端，不要放在源端附近。这样反射能量能在末端被吸收，对信号质量的影响最小。

实际操作时用 EDA 的等长调节工具，输入目标长度值，工具会自动生成蛇形线。如果是手动绕，一定注意不要绕得太密集，前面说的间距要求要刻在脑子里。

3.4 VBUS 电源走线该留多宽

USB 线的 VBUS 和 GND 要过电流。标准 USB2.0 端口最大 500mA，但现在的手机、移动电源、开发板经常要走 2A、3A 甚至更高。

PCB 走线过电流能力和铜厚、线宽、允许温升有关。工程经验值：1oz 铜（35μm），走线宽度 1mm，温升 10℃ 时大约能过 1A 电流。注意，这是直流/低频情况的经验值，具体到不同应用会有区别。

我做了一个常用参考表，适合 1oz 铜厚：

我实际画板的时候，VBUS 走线至少 1mm 起步，如果板子空间允许直接上 2mm。GND 回流线的宽度不要比 VBUS 细，因为回流和去程电流一样大，地线细了同样发热。

另外一个容易被忽略的点：VBUS 和 GND 的走线要尽量短，环路面积尽量小。电源环路面积大了，会向外辐射电磁干扰，这个干扰可能倒灌进 D+/D-，导致信号质量变差。电源线和数据线不要在长距离内平行紧挨着走，保持一定间距，但也要保证回流路径短，听起来矛盾，实际上空间上错位一点即可。

4. 电源与开关芯片：SW6206 这类方案的 PCB 布局要点

4.1 USB2.0 开关芯片有什么作用，怎么选

USB2.0 开关芯片在带切换功能的设备里很常见，比如支持双 Type-C 口的板子、切换 USB 主从方向的设备、带多路 USB 分时复用的产品。开关芯片本质是高速模拟开关，把 D+/D- 和 VBUS 在多路之间切换传输。

选型注意几个参数：

常见型号有 TS3USB221A（TI）、FSUSB42（Fairchild/onsemi）、SGM7222（圣邦微）等，很多国产型号也够用。数据手册里通常有典型应用电路和 Layout 建议，这个不要跳过去，照着做基本不会错。

开关芯片的摆放位置参照"信号路径直线化"原则。主控出来先到芯片，再从芯片到连接器，中间不要弯来绕去。芯片一侧是高速信号输入，另一侧是选择后的输出，两个方向的分组走线不要交叉，减少串扰。

4.2 SW6206 原厂方案包里到底有什么可以抄

SW6206 是珠海智融的移动电源管理 SoC，内部集成升降压控制器、快充协议、电量计量等功能，广泛应用在移动电源、多功能充电宝、户外电源等产品。网上流传的"SW6206 原厂方案（包含 PCB、原理图、寄存器列表、BOM 等全套资料）"对工程人员来说是难得的学习素材。

拿到这类方案包，重点看这几样：

原理图的重点是功率环路。SW6206 是开关电源架构，有 BOOST 升压和 BUCK 降压两个功率环路，每个环路都包括功率电感、MOSFET、输入输出电容。原厂原理图会标注这些器件的参考位置和选型，照抄不会有大问题，关键要理解为什么电感放在这个位置，电容为什么要跨接在芯片的功率引脚附近。

PCB 图纸重点看功率回流路径。SW6206 的 SW 开关节点是电压跳变最剧烈的位置，原厂布局一定把电感尽可能靠近 SW 引脚，并把该区域的铜皮面积控制得紧凑，避免大块铜皮作为天线向外辐射。芯片底部的散热焊盘一定是大面积接地再打上阵列过孔，这个散热焊盘不只是散热，还是功率地回流的关键路径。

BOM 清单重点看电感和电容的规格。电感的饱和电流要大于实际峰值电流，否则电感饱和后电感量骤降，纹波激增。电容要关注耐压和 ESR，输出电容 ESR 过高会导致纹波增大。

寄存器列表一般是 I2C 接口的配置寄存器。移动电源方案的默认配置通常已经可用，除非你要修改快充协议参数、充电电流阈值，否则不要随意改，改错了可能充不进电。想学的话，先把寄存器列表和芯片手册对照翻译一遍，理解每个位的作用，再在开发板上实验。

4.3 高低压隔离和爬电距离，USB 板上也不能放松

普通 USB 设备板倒是无所谓，但如果你画的是 USB 充电器、带隔离的电源板、或者反激式开关电源模块，就必须考虑高低压隔离。

初级侧（AC 220V 整流后的高压）和次级侧（USB 输出 5V）之间要有物理隔离区域。光耦两侧、变压器初次级之间都要有足够的爬电距离。按常规安规标准，4000VAC 耐压测试下，初级和次级之间的爬电距离至少 5-6mm。这个距离不是随便说说的，是铜皮之间沿绝缘表面的最短路径。

布线时，初级侧的功率走线不能跨到次级区域，次级侧的 USB 差分线和 VBUS 也不要在高压区域下方绕行。Y 电容（安规电容）接在初次级之间，它的位置和走线也影响 EMI，尽量靠近变压器或开关管，走线短而粗。

如果只是一块开发板或者纯数字主板，没有高压源，这部分可以直接跳过。但真做充电器类产品，你不看这部分，后面过认证的时候会哭。

5. 高频与 EMC 细节：晶振、ESD、铺铜与走线禁忌

5.1 晶振为什么不能放在 USB 差分线边上

晶振是板上最经典的强辐射源，频率越高，越容易通过空间耦合把噪声串到附近的敏感信号上。USB 差分信号虽然抗共模干扰能力强，但晶振的多次谐波能量很足，靠近了照样能把信号质量拉垮。

晶振摆放的原则：

• 远离 USB 连接器，远离 D+/D- 差分走线，最好距离 3mm 以上，能远则远。
• 晶振下方参考层完整铺地，不要有其他信号走线穿过。晶振本体正下方的地平面最好连续，且晶振的包地过孔要打好，给高频辐射一个屏蔽笼。
• 晶振匹配电容、负载电容靠近晶振引脚放置，走线短而对称。

如果板子空间特别小，晶振实在离不开放不下，可以在晶振外围打一圈接地过孔，把辐射锁在局部区域。USB 差分线经过晶振附近时，尽量垂直穿过而不是平行走。

5.2 ESD 器件选型和摆放的实操细节

USB 连接器是静电进入板内的主要通道，D+/D- 线上必须加 ESD 保护。选型时有几个硬指标：

• 结电容小于 1pF。结电容大了，高速信号会被旁路掉一部分，眼图质量直线下降。有些便宜 ESD 器件结电容 5pF 甚至 10pF，用在低速还行，高速 USB 打死都不行。
• 钳位电压合适，响应速度够快。TVS 二极管是首选，压敏电阻响应速度慢，不适合高速 USB 数据线。
• 封装尽量小，0201、SOT-23、UDFN 都是常见选择，布局上离连接器信号引脚越近越好。

ESD 器件的接地端要就近打孔接到地平面，连接线也要短。如果 ESD 器件的地引脚走线绕了一大圈才到地，静电泄放路径长了，保护效果大打折扣，等于白装。

5.3 铺铜和地过孔：高速板的基本功

完成主要布线之后，铺铜是最后的收尾工程。顶层和底层在不影响走线的情况下尽量铺地铜，但铺铜不是越多越好。地铜皮上有细长的连接颈，这种形状在高频下就是谐振器，会带来不必要的 EMI 问题。

地过孔的作用是连接各层地平面，缩短回流路径。差分对换层的地方、ESD 器件地引脚旁边、晶振旁边、连接器附近，这几类位置的地过孔一定要打。地过孔间距一般不超过走线长度的 1/20 波长，实际操作中在高速信号区每隔 100-200mil 打一个不嫌多。

有一点要提醒：不要在差分区大铺铜之后，让地铜皮和差分线之间的间距小于 30mil 以上？不对，地铜皮离差分线太近会改变阻抗。一般差分线两侧的铺铜间距至少保持在 3 倍线宽以上，否则铜皮的寄生作用会让你的阻抗计算白做。

5.4 直角走线、测试点、环路面积的操作禁忌

直角走线的说法在网上争议很大。我直接给结论：普通低速信号，直角完全无所谓；高速差分信号，尽量别走直角，因为直角处线宽突变，会产生阻抗跳变，并且电场集中，容易辐射。用 45° 斜角或圆弧过渡，成本低，效果立竿见影。

测试点也是一大坑。很多工程师习惯在 USB 差分线上预留测试点，结果测试点的焊盘本身就是阻抗不连续点。如果非留不可，选择小尺寸测试点（如 0.8mm 或 1.0mm 焊盘），并且在测试点下方不能挖空参考平面。有条件的话，测试点做成对称放置，保持差分结构。

环路面积这个概念，最容易踩坑的是 GND 回流。USB 差分线走线下方如果没有完整地平面，回流电流只能走旁边的铺铜缝隙，环路面积增大，EMI 变差。高速信号的"地"不是电学上的参考点，而是回流路径。这个概念我建议每个画高速板的人都要刻在脑子里。

6. 常见问题与排查技巧实录

6.1 USB 识别失败、枚举超时怎么办

这个现象在 USB 调试里最常见。按我自己的排查顺序，通常是：

很多情况下，枚举失败是机械问题，不是设计问题。但有几次是差分线不等长太过分，D+ 比 D- 长了 50mil 以上，换一块板子仍然复现。处理办法就是改板，把等长控制在 10mil 以内。

6.2 全速能工作、高速枚举失败，优先查阻抗

"低速全速都能用，高速死活上不去"是 USB2.0 最常见的高速信号问题。全速 12Mbps 对布线容忍度很高，但高速 480Mbps 要求阻抗匹配，只要有明显反射，高速协商就会失败，设备会被主机降级为全速设备，或者干脆识别不了。

这类问题排查方向：

• 确认层叠参数和阻抗计算结果。你实际板子的层叠是不是和计算时一致？铜厚对不对？介质厚度对不对？很多板厂默认叠层和你设计的模型不一样，导致实际阻抗偏差巨大。
• 查参考平面。高速差分线下方的地平面是否完整？有没有被电源平面分割？有没有被长的过孔阵列打断？
• 查换层位置。差分对换层了，附近有没有配对的地过孔？如果没有，参考平面换层瞬间信号会"断档"。
• 查连接器选型。USB 连接器也有阻抗要求，有的便宜座子内部引脚设计不讲究，明面上你拉线是 90Ω，连接器本身在高速时就是个大反射点。

有条件的话用 TDR（时域反射计）测一下整条链路的阻抗曲线，可以看到反射点具体在哪个位置。没有 TDR 就靠经验判断，从最可疑的差分换层和连接器处逐一排查。

6.3 EDA 工具和文件转换的常见坑

画板过程中，工具问题确实容易打断思路。我遇到过的情况和解决办法如下：

PADS 打开文件直接报错自动关闭。通常原因是文件版本比软件版本高，或者库文件路径丢失。先试 File 菜单下的 Import ASCII 导入，把 PADS 的 ASCII 格式文件重新导进来，很多时候能抢救；实在不行只能让对端重新输出低版本格式。

AD 导入 Gerber 转 PCB。操作路径是 File → Import → Gerber，选择对应层的 Gerber 文件，同时要导入钻孔文件。注意 Gerber 文件里的层顺序要和 Altium 的层映射对上，否则导进来的铜皮全在莫名其妙的位置。这个方法做板厂数据检查足够，但别指望完美的可编辑性，毕竟 Gerber 没有网络和元件信息。

Allegro 的 .brd 文件转到 AD。AD 的新版本支持直接导入 Allegro 文件，File → Import → Allegro。如果版本太低打不开，就先用 Cadence 导出 ODB++ 或 IPC-2581 格式，再导入 AD。转换过程容易丢 Rules，转完后一定要重新设置差分规则、安全间距，别偷懒。

Cadence 封装导入 PCB 找不到元件。多数情况是封装库的路径没设置，在 Setup → User Preferences 里把 padpath 和 psmpath 指到库目录就能解决。库里明明有这个封装，导入时提示找不到，九成是路径问题。

立创 EDA 导入 AD 工程，用顶部菜单的文件导入功能选 DXP 格式，能连原理图和 PCB 一起转。转过来后差分规则会变成普通布线，需求自己重建规则。还有一点，立创 EDA 的画布和 AD 的操作习惯差异大，刚切换时容易误操作，多存档没坏处。

6.4 用示波器实测 USB 差分信号的正确姿势

USB2.0 高速信号的实际调试，示波器是必备工具。手头有差分探头最好，直接接 D+ 和 D-，看差分波形。没有差分探头，用两个等长的单端探头分别接 D+ 和 D-，在示波器上做 A-B 数学运算，也能看个大概。

测量注意点：

• 探头接地线要尽量短，长地线夹子会引入很大的寄生电感，测出来的波形噪声巨大，看不到真实信号。最好用焊在板上的接地短线或者弹簧针接地。
• 高速模式的数据波形是差分信号，幅度约 800mV（差分），全速模式是单端 3.3V 逻辑。示波器带宽至少 1GHz，500MHz 的示波器测 480Mbps 信号会衰减掉大量高频分量，波形太平了反而误导判断。
• 看测试点的波形，不要只看幅度，重点看上升沿有没有明显振铃、过冲，交叉点的电压在不在规范范围内。全速模式的交叉点电压一般在 1.3V-2.0V 之间，高速模式下信号对称性要良好。

如果波形有振铃，排查三个位置：连接器引脚处的走线阻抗突变、ESD 器件结电容过大、共模电感的阻抗曲线在高速带内劣化。

6.5 485 总线和 USB 差分布线的相通之处

热搜词里有"485 总线结构的布线规范及调试"，我把这两者放一起说，因为它们的差分对布线思路是相通的：都讲究双线靠近走、避免外部共模干扰、参考平面完整。区别在于 485 速率低（几十 Mbps 到几 Mbps），对阻抗和等长要求远不如 USB2.0 苛刻，但 485 对共模电感和终端匹配电阻更敏感，布线时这两个器件的位置要特别留意。你如果用画 485 的习惯画 USB 高速，可能会忽略阻抗匹配；反过来，用 USB 高速的标准画 485，一定不会差到哪里去。差分信号布线的底层逻辑是通用的。

最后再分享一个实操小技巧

USB2.0 布线做完了，出 Gerber 之前，自己先在 EDA 里做一遍虚拟检查。最有效的一步不是跑规则检查，而是打开层面视图，把参考平面隐藏，盯着差分线看一遍走线路径。沿途有没有跨分割？有没有贴着晶振或者电感走过？有没有在连接器附近突然加粗或者变细？这些是 DRC 规则不一定抓得到的，靠肉眼和经验。

如果画的是小批量样板，我建议首板回来先不要急着贴全套元件，只贴主控、晶振、USB 连接器、ESD，其余不贴。上电测 USB 枚举，高速握手能过，再补贴其余部分。这个习惯帮我省掉过无数次因为其他模块干扰导致 USB 不稳定的误判调试。

布线上，我的底线就三条：参考平面完整、差分对内等长 10mil 以内、连接器到主控的路径尽量短。这三条守住，USB2.0 高速基本不会再坑你。