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1. 千兆以太网口设计：看着简单，坑比想象多

千兆以太网口几乎是所有带网口的板卡标配，但真正要把这个接口做稳、做过一致性测试、量产不翻车，还真的不是照着参考设计连上线就完事的事。我见过太多“原理图照着芯片手册抄、Layout随便拉一拉”的项目，结果要么高温下丢包率飙升，要么打浪涌直接芯片报废，要么过不了EMI预扫。

这篇文章想讲的，不是贴一堆芯片手册的引脚定义，而是把千兆以太网从变压器选型到差分线走线的完整链路拆开，说清楚每一步背后的“为什么”，以及实际项目中踩过的坑和验证过的做法。不管你是刚入门画第一块带网口的板子，还是已经被差分线等长搞到头大的老工程师，这篇文章应该都能给你一些可以直接抄作业的东西。

千兆以太网和百兆最大的区别，就是它用了4对差分线同时收发，每一对速率都在125MBaud，加上PAM-5编码，信号频率分量轻松跑到100MHz以上。这个频率段已经不是“连上就能通”的级别了，PCB上任何一处阻抗不连续、参考平面断裂、等长偏差超标，都会直接体现在眼图和误码率上。所以说白了，千兆以太网口的设计，本质上就是一次信号完整性的实战训练。

2. 变压器选型：这一颗料决定了你的物理层“下限”

2.1 为什么网口非要放变压器

很多刚入门的工程师不理解，为什么PHY芯片出来的信号不能直接拉到RJ45座子上，非要中间塞一个变压器。这个变压器的全名叫“以太网隔离变压器”或“网络变压器”，它在链路里干三件事：

• 直流隔离：PHY芯片侧和线缆侧完全直流隔离，防止两端设备的地电位差形成环路电流，同时避免外部浪涌直接灌进PHY。隔离耐压一般要求1500Vrms甚至更高，这是安规层面的硬要求。
• 共模抑制：将线缆上耦合进来的共模干扰在变压器处隔离掉，只让差模信号通过。收发端的地平面如果电位不同，共模噪声会被变压器有效阻断。
• 阻抗匹配与信号耦合：变压器的匝数比和内部结构配合PHY的驱动能力，完成线缆100Ω差分阻抗与PHY内部电路之间的匹配，同时通过中心抽头提供PHY要求的直流偏置（大多数PHY通过中心抽头给发送端供电）。

简单说，变压器是PHY和外部世界的“防火墙+翻译官”。没有它，PHY芯片的ESD和浪涌耐受能力会差好几个数量级，而且共模噪声会让接收端完全没法正确解析信号。

2.2 分离式还是集成式：两种方案的取舍

变压器在工程实现上有两种主流形态：

从我实际项目经验看，如果板卡结构允许、成本敏感、且Layout空间够，我倾向分离式方案，因为调试时可以单独更换变压器排查问题。如果是空间极紧凑的产品（比如小路由、IP Cam、工业小模块），集成RJ45更省心，少一截走线等于少一段风险。

还有一类方案是部分PHY厂商参考设计里推荐的“共模电感 + 变压器”组合，原理图上会在变压器和RJ45之间再放一个共模电感（Common Mode Choke）。这东西对改善辐射和抗共模干扰很有帮助，但也不是非加不可。主流做法是选变压器时直接选内含共模电感结构的料，比如某些带自耦合线圈结构的网络变压器，就不再额外加CMC。

2.3 选型时真正要盯住的几个参数

选变压器不能光看“是不是千兆的”。我建议至少把下面几个参数翻出来看：

• 匝数比（Turns Ratio）：千兆以太网变压器通常1:1，发送和接收都一样。有些专用PHY会要求特殊变比，选型必须跟PHY手册对表。
• 插入损耗（Insertion Loss）：100MHz下插损要尽量小，典型值1dB以内，好的料能做到0.5dB上下。插损大直接吃掉信号裕量。
• 回波损耗（Return Loss）：表征100Ω差分阻抗匹配度。100MHz下一般要求-16dB以下，频率越高要求越难满足。回波差意味着反射大，反射叠加后会造成眼图闭合。
• 共模抑制比（CMRR）：衡量变压器对共模噪声的抑制能力，通常要求30dB以上（100MHz）。共模抑制不够，线缆耦合的共模干扰会漏进PHY接收端。
• 隔离耐压：常规要求1500Vrms，用于AC供电设备的话建议选更高等级的隔离，比如2000Vrms以上的料。

选型还有一个容易忽略的点：变压器的工作温度和带宽老化特性。工业级产品建议选宽温型号，不要拿商业级的料去硬扛-40℃环境。

2.4 中心抽头的处理：参考设计和你的电路，谁对？

每家PHY的参考设计在变压器中心抽头（Center Tap）接法上都有讲究，常见的有接电源、接电容到地、或者直接接特定电平。这里一定要严格跟着PHY手册走，不要自作聪明地“优化”。

常见的两种：

• 发送侧中心抽头：很多PHY要求通过中心抽头给发送端供电，或者接一个对地电容（比如0.1µF）来做共模噪声去耦。如果手册标注了电源电压和去耦电容值，照抄并放一个靠近变压器引脚的高频退藕电容。
• 接收侧中心抽头：通常接一个RC到地，用来设置接收共模电平和滤除共模噪声。RC的值在PHY手册里有推荐，有些PHY也允许直接接固定电平。

我在实际项目里见过接收侧中心抽头虚焊导致丢包偶发的情况，排查了很久，最后发现是生产时电容贴歪导致虚焊。这种细节看起来不起眼，一旦批量起来就是千分之几的坏品率。

3. 千兆以太网PCB布局：先定架构，再画线

3.1 布局前必须想清楚的链路顺序

千兆以太网的信号链路是：PHY芯片 → 滤波/匹配网络（RC或共模电感）→ 变压器 → 共模抑制/ESD防护 → RJ45座子 → 网线。

PCB布局的核心目标是用最短路径、最干净的参考平面把这段链路安排好。我习惯在布局前干三件事：

1. 把PHY芯片、变压器、RJ45的相对位置确定下来。RJ45在板边是硬要求，因为要插线缆；PHY和变压器紧跟其后，形成一条尽量直的“信号走廊”。不要让信号在板子上绕弯，更不要绕到板内去。
2. 确定变压器下方的铺铜处理。这里有个经典分歧：变压器下方要不要铺地。我个人的做法是，在变压器真正的信号引脚正下方不铺实心铜，但把变压器隔离带两侧的地平面分开管理。更简单可靠的做法是参考PHY厂商的参考设计，如果参考设计里变压器下方预留了净空区，就按净空区处理；如果参考设计里铺了地，就铺地并打满过孔做缝合。核心目的是避免变压器内部线圈的噪声直接耦合到参考平面。
3. 隔离带上禁布其他信号。变压器通常有初级侧（PHY侧）和次级侧（线缆侧），两边的地平面不要直接大面积相连，通常通过跨接电容（高压电容）做交流耦合，或者干脆留窄缝。初级侧的地就是PGND，次级侧的地是线缆侧的“大地”，两边在靠近RJ45的安装孔附近通过螺钉和机壳接在一起。这个概念叫隔离带（Isolation Barrier），在AC供电的产品里尤其重要。

3.2 从PHY到变压器的扇出：切记“短、直、对称”

PHY芯片的引脚很多，千兆网口相关的差分对通常分布在芯片一侧。扇出时要注意：

• 差分对从PHY出来之后，到变压器之前不要换层。这个区间的线很短，但如果为了绕线方便换层打了两个过孔，等于在这个链路最敏感的地方加了两个阻抗不连续点。实测下来，过孔造成的反射在低速下感觉不到，在千兆下就是眼图边缘的毛刺。
• PHY侧的RC匹配网络要贴着PHY放。很多PHY要求发送端串电阻（如22Ω/33Ω）或并联RC到地，这些电阻电容一定要靠近PHY引脚，而不是靠近变压器，否则没起到阻抗匹配的作用。
• 4对差分线之间留出空间。千兆以太网4对线同时工作，相邻对之间会有串扰。建议相邻差分对间拉开的距离不小于30mil，或者中间走地线隔离。条件允许的话，错开布线（alternate routing）也有帮助。

3.3 电源和地平面的处理：没铺好地，线画得再好也白搭

千兆以太网的PHY通常有独立的模拟电源引脚（AVDD）和数字电源引脚（DVDD），甚至有多路1.0V/1.8V/2.5V电压域。网络变压器和PHY附近的电源去耦，直接影响信号的纯净度。

实际项目中我比较注意几点：

• PHY下方的电源平面完整体：不要让其他信号线从PHY下方的电源平面上直接跨过，尤其是不要有大电流的DC-DC开关节点穿过。
• 去耦电容按频段分级：在PHY电源引脚旁边放0.1µF高频去耦和1µF/10µF储能电容，布局上从小到大靠近引脚。高频去耦电容离PHY引脚要近，走线要尽量短，最好是引脚出线直接打过孔到电容再到平面。
• 变压器中心抽头旁边的电容：无论是接电源还是接地，这个电容都要靠近变压器的中心抽头引脚，不要远放。这几个电容往往容易被Layout工程师忽略，直接“随便找个空位放”，结果就是共模噪声滤不干净。

有一次项目里接收端误码率偏高，排查到最后发现是PHY模拟电源的0.1µF电容被放到了板子背面、走线绕了两个过孔才到引脚，等效串联电感变大，高频去耦完全失效。把电容挪到正面贴引脚之后，误码率肉眼可见地下降。所以：去耦电容不打折，位置就是一切。

4. 差分线走线技巧：心中有阻抗，手上才有数

4.1 为什么千兆非得较真100Ω差分阻抗

差分线的核心指标是差分阻抗，千兆以太网要求TX/RX差分对的差分阻抗为100Ω±10%。这个指标直接决定了信号反射、振铃和辐射水平。

打个比方：差分线就是一条“信号水管”，PHY是水泵，RJ45那边是出水口。管径（线宽线距和参考平面关系）决定了水流阻力（阻抗）。如果水管中间有一截管径突然变细（阻抗突变），水流会在那里形成回涌（反射），回涌会冲乱后面的水流（信号质量恶化）。

计算100Ω差分阻抗的公式是软件的事，但工程师心里要有数：差分阻抗主要取决于线宽、线距、参考平面距离（介质厚度）、介电常数。同一层上，线宽越宽、离参考平面越近，阻抗越低；线距越近，耦合越强，但也别指望靠调线距来大幅调阻抗——在表层差分线中，线距对阻抗的影响远不如线宽和介质厚度来得大。

推荐做法是：先跟板厂确认叠层结构，算出具体线宽线距，再留出阻抗调整的空间。不要用网络上一个“通用”的8/8mil规则套所有板子。不同叠层、不同板厚、不同板材，千兆以太网差分线的线宽线距可能是8/8mil，也可能是6/6mil，甚至5/8mil，差别很大。

来看一个典型4层板叠层的例子：

这个表只是示例，每家的叠层都不一样，最忌“叠层不告诉板厂，让板厂自己算阻抗”，因板厂默认参数和你实际叠层不一致，出来的阻抗往往偏差很大。正确做法是：把叠层结构作为阻抗计算的核心输入，自己算一遍，再把要求（阻抗值、线宽、线距）写在制板说明里，让板厂复核。

4.2 差分对的走线规则：不是只有“等长”这一件事

等长当然重要，但很多人一提到差分线就只想到等长，忽略了其他同样关键的点。

• 间距（Coupling）：同一差分对内，P和N的间距要恒定。不要一会儿近一会儿远，否则会引入共模转换和阻抗变化。建议两线之间的间距差控制在2mil以内。
• 对间间距（Isolation）：不同差分对之间的间距，尽量保持3倍线宽以上（也就是≥18mil），用30mil更安全。如果空间实在紧张，至少也要保证12mil以上，然后加地孔隔离。
• 避免跨分割：差分对下方必须有连续的参考平面，绝不能让信号跨过电源平面分割区域或地平面缝隙。跨分割的直接后果是阻抗突变+回流路径被迫绕路，辐射和串扰同步恶化。这在市面上很多“低成本的2层板”方案里很难完全避免，但如果做4层板还跨分割，就说不过去了。
• 过孔要成对：如果必须换层，两个过孔尽量靠近放置，并在换层附近加地孔伴随。过孔本身会带来约几皮法的寄生电容，导致阻抗偏低，成对的地孔能稍微缓解回流路径不连续的问题。
• 不要悬空的stub：任何差分线上的分支、测试点、过孔焊盘的未使用段，都会形成stub。Stub在GHz级别下就是一根天线，千兆下已经能产生影响。所以测试点要么不放，要么放在一个不影响主链路的叠层位置。

4.3 千兆差分对的等长控制：到底要做到多少

等长的本质是保证P和N两条线的时间偏差（skew）足够小。千兆以太网用的是PAM-5编码，单线速率125MBaud，周期是8ns。理论上，只要差分对内部skew相对于信号的上升沿（约0.5ns~1ns）足够小就行。

我的经验目标是：

• 对内等长（P与N之间）≤5mil，对应约0.4ps/mil的速度差，5mil约等于2ps的skew。这个量级对于千兆来说非常安全，甚至可以说有点保守了。但板材不均匀、邻近干扰等因素会在实际中放大偏差，所以宁严勿松。
• 对间等长（4对线之间）≤25mil，也就是TX+和TX-这对与RX+和RX-那对之间的长度差不超过25mil。千兆PHY内部有时钟恢复机制和FIFO缓冲来容纳一定skew，但对间差太大会导致接收端采样窗口变小。25mil是一个比较稳妥的经验值。

做等长的时候，绕线（蛇形线）的走法有讲究：绕线段的长度也就是绕线每个蛇形段的幅值不要太大，避免产生过多的段间串扰。建议蛇形线的间距至少满足3倍线宽（比如线宽6mil，蛇形线段的间距至少20mil），同一段绕线尽量用连续圆弧或45°角，不要用90°直角。另外也要注意，绕线不要绕在靠近PHY芯片或变压器引脚的位置，因为那里的空间本来就紧张，绕线容易造成局部间距突变。

4.4 实操：AD里怎么给差分线做条件等长（对应热搜“ad怎么条件差分线长度”）

很多朋友在Altium Designer里画差分线，最头疼的就是“我明明设了等长，为什么绕线的时候它不给提示”“差分线长度怎么调才能正好符合目标”。这里我把AD里的做法整理一下。

第一步：在规则里把差分对规则设好

Design → Rules → High Speed → Differential Pairs。这里要设置：

• Min/Max/Preferred Gap（线距）：单位mil，比如设Min=6，Max=10，Preferred=8。
• Min/Max/Preferred Width（线宽）：比如设Min=5，Max=7，Preferred=6。
• 另外还有一个Match Length（等长目标）的规则，在High Speed → Matched Length里，可以设置组目标（比如设置为1000mil），或者直接按差分对工具的实时指示来绕线。

第二步：交互式差分对布线

快捷键是PM（Place → Interactive Differential Pair Routing），或者用工具栏里的差分对布线按钮。布线时会自动按照规则中的线宽线距走线，且P和N会同时放下。

第三步：长度调谐（让AD自动帮你调整等长）

在布线完成后，选中一对差分线，执行Tools → Length Tuning，或者快捷键TU。AD会弹出一个调谐操作界面，让你选择绕线方式（Accordion、Trombone、Sawtooth等），并设定目标长度。此时AD会高亮显示出这根线的实际长度和目标长度的差值。

手动绕线时要注意：AD的长度数据是实时更新的，当你拖动蛇形线段时，可以在状态栏或Preferences里打开“Display Delays”显示实时长度。绕完后，按一下快捷键Shift+Ctrl+D切换差分对长度信息显示，就能看到每一对的Length和支路差。

如果遇到“Mitered”或“Arc”选项，优先用“Arc”或“Mitered”，因为圆弧绕线在高频下比尖锐的直角蛇形线更友好。虽然45°角也不会致命，但圆弧的阻抗连续性好一点。

第四步：自动检查

最后用Design → Rules Check跑一遍，确认High Speed规则都满足。这里建议把报错严重级别调低一些，因为有些规则（比如层间skew）在低速板上不适用，但Differential Pair相关的规则必须设成Fatal或Error级别，确保不放过。

4.5 差分信号的高值和低值：以LVDS为例说明（对应热搜“lvds的差分线高值和低值”）

热搜词里还有一个“lvds的差分线高值和低值”，看起来是有人混淆了LVDS电气参数。我顺便把差分信号的高值低值概念说清楚，因为在网口调试里也会遇到类似的电平测量问题。

差分信号不是“一根线3.3V，一根线0V”这样的单端概念。LVDS（低压差分信号）的标准是：驱动器输出差分电压摆幅（Vod）在250mV~450mV之间，典型值350mV。这个“高值”和“低值”通常指的是差分对的P端和N端之间的压差：

• P端电压高于N端（即Vp-Vn为正值且大于接收阈值）时，逻辑为“1”；
• P端电压低于N端（即Vp-Vn为负值）时，逻辑为“0”。

LVDS还有一个“共模电压”的概念，即(P+N)/2，典型值为1.2V左右。它表示P和N之间共同的那个直流偏置，是在测量差分信号时必须同时关注的量。

跑偏到千兆以太网，虽然以太网用的是MLT-3/PAM-5编码，不是标准的LVDS电平，但PHY芯片的MDI差分引脚同样有明确的差分电压规范。调试中如果测到P和N之间压差很小（比如小于100mV），常见原因是变压器初级侧断路、中心抽头虚焊或者PHY没有正确配置发送电平。这时用示波器看P和N之间的差分波形，比分别看单端波形更直观。

5. 常见问题与排查技巧实录：这些问题我几乎都踩过

5.1 症状一：能link上，但大流量丢包

现象：插上网线，链路指示灯正常，局域网ping也通，但跑iperf大流量时丢包率飙升，甚至直接断流。

排查思路：

1. 先看物理层：在PHY芯片管脚处用示波器看RX差分对的眼图。如果眼图张开得不够清晰，边缘抖动大，优先怀疑差分阻抗不匹配或等长偏差过大。
2. 再查接收端信号幅度：在变压器次级侧（靠近RJ45那一侧）测差分信号幅度，如果幅度偏低，怀疑变压器插损过大或PHY发送驱动强度配置不对。有些PHY支持调整发送幅度，一般在驱动寄存器里可以配置。
3. 如果幅度和眼图都不错但还是丢包，查软件中断与FIFO配置。千兆网卡丢包问题很多时候其实是驱动的环形缓冲区太小或中断合并策略不当，跟硬件关系不大，别一头扎进Layout里出不来。

5.2 症状二：过EMI预扫时，网口附近辐射超标

现象：辐射测试在125MHz或250MHz频点超标。125MHz刚好是千兆单线符号率，出现这类频点超标时，基本可以确定是布线或参考平面问题，而不是软件误报。

排查思路：

1. 检查差分对与地平面的距离：如果差分线离参考平面太远（表层介质厚度过大），辐射就会偏大。表层走线的辐射通常比内层走线大1~2个数量级，所以信号完整性和EMI敏感的板子，优先把千兆差分对走内层。
2. 检查变压器下方净空：如果变压器下方铺铜方式不当，变压器内部线圈的电场会直接辐射到PCB边缘。建议按“隔离带下方清空或严格按参考设计铺铜”来处理。
3. 检查RJ45金属壳接地：多数RJ45带屏蔽外壳（shield），屏蔽壳要直接或通过阻容到机壳地。如果外壳悬空，线缆上的共模电流会从RJ45座子直接辐射出来。这里注意，屏蔽壳接地方案（直接接还是通过1nF/2kV电容接）取决于产品设计，但绝不能不接。

5.3 症状三：高温老化后偶尔丢失物理链路

现象：高温箱里跑了几个小时，网口偶尔link down然后自动恢复，或者恢复后速度从1Gbps降到100Mbps。

这种“半高不低”的问题最折磨人，我遇到过两次。

一次是PHY芯片的以太网变压器次级侧到RJ45之间的一颗共模电感虚焊。温度上来后焊点阻抗漂移，共模抑制性能下降，接收端误码率增加，PHY自动协商降到100M。重新焊接后恢复正常。

另一次是变压器中心抽头去耦电容的耐压不够，高温低压下漏电增大，导致共模电平偏移。这个坑比较隐蔽，因为常温下没问题，老化后才复发。

排查建议：高温现象优先做“点温”测试，用热像仪看PHY附近和变压器附近的发热是否集中异常。很多隐蔽问题都是热应力引发了不良焊点或器件参数漂移。

5.4 症状四：量产时有千分之几的板子网口不通

量产的偶发不良，基本都是制造环节的问题。

常见原因包括：

• 差分对钻孔偏差导致阻抗偏大/偏小：板厂在制板时如果线宽线距控制不稳，第一批能做准，第二批就漂了。对策是要求板厂在关键层做阻抗测试条（coupon），出货报告里必须包含阻抗实测值和测试位置。
• 变压器焊接偏移：分离式变压器引脚间距小，贴片偏移后导致开路或短路。对策是把变压器封装加长定位焊盘，同时在炉后AOI里单独检查变压器本体位置。
• RJ45座子的金属脚虚焊：这种问题外观上看不出来，但插上网线时弹片接触力差，时通时断。对策是要求RJ45供应商提供伸缩寿命测试报告，并确保PCB上的焊盘开孔尺寸匹配座子的鱼眼/弹针结构。

量产问题排查有个经验：第一次拿到不良板，先别急着换料调试，做一次“最小化干预”——补焊所有关键引脚（变压器、RJ45、PHY），如果故障消失，大概率是焊接问题；如果故障还在，再怀疑Layout或器件问题。这个方法能省很多时间。

5.5 关于调试工具的一点建议

调试千兆以太网口，示波器带宽至少500MHz，1GHz更好。如果没有差分探头，可以用两个同型号探头分别接P和N，然后在示波器上用数学通道做减法得到差分波形。但要注意探头本身的延迟和幅度失配会引入误差，建议选用匹配好的探头对。

时域反射计（TDR）是排查阻抗不连续的利器，但一般团队不一定有。退而求其次，可以用矢量网络分析仪（VNA）测回波损耗，或者直接用PHY内部的PRBS自检模式来检测接收质量。很多千兆PHY支持回环测试（Loopback），配合上位机软件能快速判断链路好坏。

6. 最后分享一个小经验：参考设计也要带着怀疑去看

很多工程师画网络接口，习惯“PHY参考设计怎么画，我就怎么画；参考设计怎么布局，我就怎么排”。这话对了一半。

参考设计是芯片厂商经过验证的方案，当然可信度很高，但它有一个隐含前提：参考设计的叠层、板材、Layout空间、滤波网络都是跟它自家的demo板绑定的。你换了一个叠层或者换了一颗变压器，有一部分细节就不再适用了。比如参考设计里变压器下方铺铜，但你的板子叠层更薄，此时变压器下方的铺铜方式可能就需要重新评估。

我的习惯是：拿到参考设计后，先画一个“为什么这个元件放在这里”的草图，把每个去耦电容、每个匹配电阻、每段走线的目的标出来，然后结合自己的叠层和结构重新布置。这样虽然前期花点时间，但后面调试和量产的时候，你会觉得特别有底。

另外，如果你用的是集成RJ45的变压器方案，务必确认你选的那颗座子内部变压器的型号和PHY的匹配性。有些“万金油”座子内部集成的变压器在125MHz附近的插损偏高，视觉效果上能协商上千兆，但长时间高速传输时会丢包，换一颗同封装但内部用更好磁芯的座子，问题就消失了。

千兆以太网口设计这件事，本质上是把信号完整性的基本功练一遍。变压器选型解决的是“链路的下限”，差分线走线解决的是“链路的上限”，量产可靠性决定了你这个项目能不能真正落地。把这三个层次都做扎实，你画的网口就不会再成为项目里的“玄学问题”。