ABAP CDS 日期、时间与时间戳内置函数完全指南
2026/10/6 8:07:29
1. 为什么画不准波特图？——从CR电路开始的“失真”真相
你有没有试过，明明按教科书公式算出零点在10kHz、极点在100kHz，可实测Bode图一画出来，相位跌得比预期早20°，增益拐点还歪了半格？我第一次调试一个跨阻放大器时就栽在这上面：理论曲线和实测曲线在30kHz处就明显分叉，而我的补偿电容只调了5pF——结果发现，问题根本不在运放选型，也不在PCB布局，而在于我画波特图时，把CR电路当成了“理想RC网络”，却忘了它在真实运放环路里从来不是孤立存在的。
这恰恰是绝大多数人画含零极点波特图时踩的第一个坑：把单个CR网络的传递函数，直接等同于闭环系统的频率响应。CR电路本身确实简单——一个电阻加一个电容，传递函数是 $ H(s) = \frac{1}{1 + sRC} $，对应一个极点 $ \omega_p = \frac{1}{RC} $；或者反过来接成高通，就是 $ H(s) = \frac{sRC}{1 + sRC} $，带一个零点 $ \omega_z = \frac{1}{RC} $。但一旦把它放进运放补偿回路（比如经典的主极点补偿、超前补偿、或者带零点的米勒补偿），这个CR就不再是“独立演员”，而是被运放开环增益 $ A_{OL}(s) $、反馈网络 $ \beta(s) $ 和环路增益 $ T(s) = A_{OL}(s)\beta(s) $ 共同“导演”的配角。它的零点或极点位置，会因运放输入/输出阻抗、寄生电容、甚至电源去耦状态而发生偏移——这就是所谓“虚零点”的来源：它不是数学推导出来的，而是实测中突然冒出来的、不请自来的相位扰动源。
我后来拆解了三款不同厂家的运放数据手册，发现一个关键事实：几乎所有厂商在给出开环增益曲线时，都默认测试条件是“单位增益配置+理想负载”，但实际应用中，你的反馈电阻可能是10kΩ，负载电容有200pF，PCB走线又引入了额外0.5pF的寄生——这些都会让原本标称在1MHz的主极点，实际漂移到800kHz，而那个本该在10MHz的次级极点，可能被负载电容拖到6MHz。更麻烦的是，当你在反相输入端并联一个补偿电容Cc做超前补偿时，它和运放输入电容Cin构成的CR网络，其零点频率 $ \omega_z = \frac{1}{R_f C_c} $ 看似明确，但Rf的真实值受运放输入偏置电流影响，在精密场合误差可达±15%。所以，画波特图的第一步，不是急着列公式，而是先问自己：这个CR，是在什么拓扑下工作的？它的两端连接的是理想节点，还是存在不可忽略的寄生阻抗？
提示：别信“标准CR模型”。实测中，一个贴片0402电容在10MHz以上已显现出明显的串联谐振特性，其阻抗不再随频率单调下降，而是先降后升——这意味着它在高频段可能贡献一个额外的极点，而不是你预设的那个零点。这是“虚零点”最常藏身的地方。
我建议你立刻拿出手边正在调试的电路板，用万用表测一下运放反相输入端对地的直流电阻——如果它不是理论计算值（比如Rf//Rin），那说明偏置电流已在悄悄改写你的CR参数。这才是画准波特图的真正起点：从物理世界出发，而非从理想公式出发。
2. 运放补偿里的“零极点博弈”：为什么补偿电容总在“帮倒忙”
运放补偿的本质，是一场零点与极点之间的动态平衡游戏。你加一个电容，以为只是搬动一个极点，结果它却同时催生了一个零点；你试图用零点去抬升相位裕度，却发现它把增益带宽积（GBW）拉低了一大截。这不是设计失误，而是运放内部结构与外部补偿网络相互作用的必然结果。我见过太多工程师，在看到相位裕度不足时，第一反应是“再加大补偿电容”，结果环路反而更不稳定——因为新加的电容，不仅移动了主极点，还让原本隐藏的次级极点提前暴露，形成“双极点叠加”，相位跌落陡增。
我们以最常见的米勒补偿（Miller Compensation）为例。假设运放内部有一个跨导级Gm，其输出节点对地有寄生电容Cload，你在输出和反相输入之间跨接一个补偿电容Cc。经典分析认为，Cc通过密勒效应等效为输入端一个更大的电容 $ C_{eq} = C_c (1 + A_v) $，从而将主极点压低到 $ \omega_{p1} = \frac{1}{R_{out} C_{eq}} $。但这个模型忽略了两个致命细节：第一，运放的开环增益Av本身是频率的函数，不是常数；第二，Cc在高频段会与运放输入电容Cin形成串联谐振，产生一个高频零点。
实际推导闭环传递函数时，你会发现环路增益T(s)的分母是一个三阶多项式，其根（即闭环极点）的位置，强烈依赖于Cc的取值。当Cc很小时，次级极点离主极点太近，相位裕度不足；当Cc很大时，虽然主极点足够低，但零点频率 $ \omega_z = \frac{1}{R_{in} C_c} $ 被压得太低，导致中频段增益过早衰减，系统响应变慢。真正的“黄金区间”，往往在Cc使零点位于主极点与次级极点之间的某个特定比例处——比如 $ \omega_z \approx \sqrt{\omega_{p1} \cdot \omega_{p2}} $，这时零点能最大程度抵消极点带来的相位滞后。
我曾为一款低噪声仪表放大器做补偿优化，理论计算推荐Cc=15pF，但实测发现相位裕度只有32°。我把Cc逐步增大到22pF，相位裕度反而掉到28°；再减小到12pF，振铃加剧。最后我用网络分析仪扫了一遍开环响应，发现次级极点实际在4MHz（而非手册标称的6MHz），于是重新计算零点目标位置：$ \omega_z = \sqrt{100kHz \times 4MHz} \approx 630kHz $，对应Cc≈18.5pF。实测相位裕度跃升至61°，且阶跃响应无过冲。这个过程让我彻底明白：补偿不是调一个电容，而是协调三个频率点——主极点、次级极点、以及由你亲手植入的零点——它们必须形成一条“相位接力链”，让相位在穿越频率处刚好留出45°以上的安全余量。
注意：很多工程师误以为“零点越多越好”，其实不然。一个额外的零点若位置不当，会在高频段引发增益抬升，导致噪声增益上升，甚至激发运放内部未建模的极点，造成意外振荡。我在调试一款高速ADC驱动电路时，就因在反馈路径上多加了一个RC滤波网络，无意中引入了一个2MHz零点，结果在5MHz附近出现持续振荡——去掉该RC后，一切恢复正常。
3. 手把手画图：从草稿纸到工程级波特图的四步实操法
画一张能指导实际调试的波特图，绝不是把几个零极点往坐标纸上一标就完事。它需要四步递进：先画“骨架”，再填“血肉”，接着“验算边界”，最后“标定虚点”。我坚持用铅笔+坐标纸打草稿，不是怀旧，而是强迫自己每一步都手动推演，避免仿真软件的“黑箱感”掩盖真实物理限制。
3.1 第一步：骨架绘制——只用三支笔，画出零极点的“势力范围”
准备三支不同颜色的笔：蓝色画增益（dB），红色画相位（°），绿色标关键频率点。不要一开始就画完整曲线，先标出所有已知零极点频率：
- 主极点 $ \omega_{p1} $：通常由米勒电容决定，取 $ \omega_{p1} = \frac{1}{R_{out} C_{eq}} $，其中Rout取运放典型输出阻抗（查手册DC参数），Ceq按密勒公式粗算；
- 次级极点 $ \omega_{p2} $：不能全信手册，取手册标称值的0.7倍作为保守估计（因负载电容会下拉该极点）；
- 补偿零点 $ \omega_z $：按 $ \omega_z = \frac{1}{R_f C_c} $ 计算，但Rf务必用实测值（万用表测反馈网络直流电阻）；
- “虚零点”候选区：在 $ \omega_{p2} $ 到 $ 2\omega_{p2} $ 之间划一道绿色虚线，标记为“潜在寄生零点区”。
然后画两条基准线：一条水平线代表低频增益（如100dB），一条-20dB/dec斜线从 $ \omega_{p1} $ 开始下降；在 $ \omega_z $ 处画一条+20dB/dec的抬升线；在 $ \omega_{p2} $ 处再加一条-20dB/dec的叠加线。此时你得到的不是平滑曲线，而是一组折线段——这就是“骨架”，它告诉你每个频段的理论斜率变化。
3.2 第二步：血肉填充——用“三点法”手工描摹真实曲线
骨架只是趋势，真实曲线在拐点附近是圆滑过渡的。我用“三点法”手工修正：对每个拐点（如 $ \omega_{p1} $），计算三个频率点的增益值：
- 在 $ \omega = 0.3\omega_{p1} $ 处，增益衰减约 -3dB（实际为 -3.01dB，但取整即可）；
- 在 $ \omega = \omega_{p1} $ 处，增益衰减 -3dB；
- 在 $ \omega = 3\omega_{p1} $ 处，增益衰减约 -20dB（因-20dB/dec斜率已起效）。
把这些点连成圆弧，而不是直线。相位部分更需谨慎：单极点在 $ \omega_{p1} $ 处贡献-90°相移，但实际是从 $ 0.1\omega_{p1} $ 开始缓慢下降，在 $ \omega_{p1} $ 处达-45°，到 $ 10\omega_{p1} $ 才接近-90°。我习惯在草稿纸上画一个小表格，列出 $ 0.1\omega_p $、$ \omega_p $、$ 10\omega_p $ 三处的相位值（分别为-5.7°、-45°、-84.3°），然后用自由曲线连接。
3.3 第三步：边界验算——用“穿越频率反推法”验证闭环稳定性
画完初步曲线后，最关键一步：找到增益穿越频率 $ \omega_{gc} $（即增益=0dB处）。在此频率读取相位值，若大于45°，基本安全；若低于30°，必须调整。但别急着改Cc——先用“反推法”验算：假设你希望相位裕度为60°，那么在 $ \omega_{gc} $ 处，相位应为-120°。查看当前曲线，找出相位=-120°的频率 $ \omega_{pm} $，若 $ \omega_{pm} < \omega_{gc} $，说明相位跌得太快，需提升零点频率（减小Cc）；若 $ \omega_{pm} > \omega_{gc} $，说明零点太靠前，削弱了中频增益，需降低零点频率（增大Cc）。这个验算过程，比盲目试错高效十倍。
3.4 第四步：虚点标定——用“开环扫频”锁定真实寄生零点
最后一步，也是最容易被跳过的一步：实测开环响应，标定“虚零点”。方法很简单：断开反馈环路，在运放输出端注入小信号（用网络分析仪或信号源+高阻探头），测量从输入到输出的开环增益 $ A_{OL}(j\omega) $。重点观察相位曲线——如果在理论次级极点之后，相位出现异常抬升（比如从-135°回升到-120°），那就在该频率处标一个绿色×，注明“实测虚零点”。这个点，就是你后续PCB布局或器件选型时必须规避的雷区。
我坚持这套手绘法，是因为它强迫你直面每一个参数的物理意义。仿真软件可以瞬间画出完美曲线，但它不会告诉你，当Cc从15pF换成18pF时，运放输入级的偏置点如何微调，进而影响Gm和Cin的匹配。而手绘过程中的每一次提笔、每一次擦除，都在强化你对零极点物理本质的理解。
4. 零极点对消的幻觉与真相：为什么“完美对消”在现实中不存在
“零极点对消”是教科书里最迷人的概念之一：一个零点恰好抵消一个极点，相位恢复平坦，增益维持恒定——听起来像电路设计的终极解药。但我在十五年硬件生涯中，从未在量产电路里实现过真正的零极点对消，原因很简单：对消要求零点和极点的频率、Q值、甚至相位斜率完全一致，而现实元件的容差、温度漂移、版图寄生，让这种一致性成为统计学上的小概率事件。更常见的情况是，“对消”变成了“部分抵消”，结果既没改善相位裕度，又恶化了噪声性能。
举个真实案例：某医疗传感器前端放大器，设计目标是100kHz带宽、>60°相位裕度。理论计算显示，运放次级极点在2MHz，若在反馈网络中加入一个2MHz零点，可实现对消。我们用了高精度薄膜电阻（0.1%）和NPO电容（±5%），PCB严格等长布线。上电测试，开环相位在2MHz处确实从-135°回升到-110°，看似成功。但进一步测试发现，当环境温度从25°C升至50°C时，电容容值漂移导致零点移至1.8MHz，而极点因半导体参数变化移至2.1MHz——此时非但没有对消，反而在1.9MHz形成一个“相位凹坑”，相位裕度骤降至38°，系统在特定生理信号下出现间歇性振荡。
问题根源在于，零点和极点的温度系数（TC）天生不同：RC零点的TC主要由电容决定（NPO电容TC约±30ppm/°C），而运放次级极点的TC由晶体管沟道长度、载流子迁移率共同决定（典型TC达-2000ppm/°C）。这意味着，即使室温下完美对消，温度一变，零点和极点必然“脱钩”。更隐蔽的是Q值差异：一个由单个CR构成的零点，其Q值理论上为0.5（一阶），而运放次级极点往往具有二阶特性（Q>0.7），这种阶数不匹配，导致相位补偿不彻底。
因此，我的经验是：永远把零极点对消当作一种“风险控制策略”，而非“性能提升策略”。它的正确用法，不是追求完全抵消，而是确保零点频率略高于极点频率（比如高1.2~1.5倍），这样即使温度漂移，零点也能始终“罩住”极点的相位跌落区，提供冗余裕度。我在最新一代工业PLC模拟输入模块中，就采用这种“偏置对消”法：设计零点在1.3倍次级极点频率处，实测在-40°C到+85°C全温区，相位裕度稳定在55°~65°之间，波动小于10°，远优于追求“完美对消”时的30°~70°剧烈摆动。
提示：别迷信“高精度元件”。一个0.01%电阻和一个±1%电容组合，整体零点精度仍由电容主导。与其花高价买超精密电容，不如在PCB上预留两个并联焊盘，用0402跳线帽选择不同容值——实测中，这种“硬件可调”方案，比任何理论对消都可靠。
5. CR电路的“隐身术”：寄生参数如何偷偷改写你的波特图
CR电路之所以成为波特图误差的最大源头，并非因为它本身复杂，而是因为它太“简单”——简单到让人忽略它嵌入系统后的物理变形。一个表面看来只是“电阻串电容”的网络，在真实电路中，会因四个隐形因素而面目全非：PCB走线电感、器件封装引线电感、电容的等效串联电阻（ESR）、以及运放输入/输出节点的寄生电容。这些参数单个看微不足道，但乘积效应足以让理论零点偏移30%以上。
以最常见的反相放大器反馈网络为例：Rf=10kΩ，Cc=10pF，用于补偿。理论零点 $ \omega_z = \frac{1}{R_f C_c} \approx 10MHz $。但实测发现，零点出现在7.2MHz。我用矢量网络分析仪（VNA）逐段排查，最终定位到三个“隐身元凶”：
- PCB走线电感：从运放输出引脚到Rf焊盘的2mm走线，等效电感约0.8nH。在10MHz时，感抗XL=2πfL≈50Ω，与Rf串联，使有效电阻变为10.05kΩ——这点变化似乎可忽略，但它改变了CR网络的时间常数；
- 电容ESR：该10pF电容为X7R材质，典型ESR=1.2Ω。在10MHz时，容抗XC=1/(2πfC)≈1.6kΩ，ESR占比0.075%，看似无关紧要。但ESR与C构成的阻尼网络，会降低零点的Q值，使相位抬升变得“钝化”，实测相位峰值从理论+45°降至+38°；
- 运放输入电容Cin：数据手册标称Cin=2.5pF，但实测（用LCR表）在反相输入端对地为3.1pF。这0.6pF与Cc并联，使总电容变为10.6pF，直接将零点下拉至9.4MHz。
这三个因素叠加，理论10MHz零点被拉低到7.2MHz，偏差达28%。更麻烦的是，它们的影响是非线性的：走线电感在更高频段（>50MHz）会与电容形成谐振，产生一个虚假的高频极点；ESR则随温度升高而增大，导致零点Q值进一步劣化。
因此，我建立了一套“CR电路体检表”，每次画波特图前必填：
| 参数 | 理论值 | 实测值 | 偏差 | 对零点影响 |
|---|---|---|---|---|
| Rf（直流） | 10.00kΩ | 10.03kΩ | +0.3% | +0.3% |
| Cc（LCR表） | 10.00pF | 10.60pF | +6.0% | -6.0% |
| Cin（实测） | 2.50pF | 3.10pF | +24% | -24%（并联效应） |
| 走线电感（VNA） | 0nH | 0.8nH | — | 高频谐振 |
这张表告诉我，仅凭标称值计算的零点，误差下限至少是-24%（由Cin主导），而实际偏差是-28%，说明还有未计入的寄生因素。这种量化思维，比任何“经验调参”都可靠。
注意：别低估“接地路径”。运放电源去耦电容的接地焊盘，若离IC引脚超过5mm，其等效电感会引入额外相位滞后，尤其在100MHz以上频段。我在调试一款射频检波电路时，就因去耦电容接地走线过长，导致整个波特图在500MHz处出现异常凸起——缩短接地线后，凸起消失。记住：在高频世界，地线不是零阻抗，而是一段有感抗的传输线。
6. 实战避坑清单：那些让你重画十遍波特图的致命细节
画波特图不是一次性的数学作业，而是一个持续迭代的工程实践。我整理了过去十年踩过的、最常被忽视的十大坑，按严重程度排序，每一条都附带“现场急救方案”：
6.1 坑1：用交流耦合电容当“隔直神器”，却忘了它是个低频极点
现象：直流增益正常，但10Hz以下响应滚降严重，相位在1Hz处就开始下跌。
根因：输入耦合电容Cin与运放输入阻抗Rin构成高通网络，其极点 $ \omega_p = \frac{1}{R_{in} C_{in}} $ 被误认为“无关紧要”。
急救：若Rin=1MΩ，Cin=1μF，则ωp=1rad/s（0.16Hz），看似安全。但运放输入偏置电流Ib会流经Cin，产生压降，等效降低Rin。实测Ib=10nA时，等效Rin≈100MΩ，ωp下移至0.016Hz——问题不大。但若Ib=100nA，Rin≈10MΩ，ωp=0.16Hz，已进入音频带。
对策：对精密直流应用，改用直流耦合；若必须交流耦合，Cin至少取10μF，并选用漏电流<1nA的聚丙烯电容。
6.2 坑2：把运放当理想电压源，忽略输出阻抗的频率相关性
现象：空载时稳定，带100pF容性负载后振荡。
根因：运放输出阻抗Zout(s)在高频段呈感性，与负载电容CL形成谐振峰，相当于引入一个额外极点。手册给出的Zout通常是DC值（如75Ω），但1MHz时可能升至200Ω。
急救：在运放输出与CL之间串入隔离电阻Riso（5~50Ω），其值满足 $ R_{iso} > \sqrt{Z_{out} \cdot \frac{1}{\omega_{p2} C_L}} $。我常用10Ω，实测可抑制90%的容性负载振荡。
对策：查阅运放SPICE模型中的Zout(s)表达式，或实测开环输出阻抗（用VNA注入电流源）。
6.3 坑3：用示波器探头当“万能测量器”，却引入10pF寄生电容
现象：未接探头时稳定，接上10x探头后出现高频振铃。
根因：10x探头典型输入电容15pF，直接并联在运放输出端，与内部极点相互作用。
急救：改用有源探头（输入电容<1pF），或在探头前端串入100Ω电阻（牺牲一点带宽，换取稳定性）。
对策：所有关键节点测量，必须在PCB上预留专用测试焊盘，并设计为最小环路面积。
6.4 坑4：相信“数据手册的开环曲线”，却不知测试条件与你不同
现象：按手册曲线设计补偿，实测相位裕度不足。
根因：手册曲线通常在VCC=±15V、TA=25°C、RL=2kΩ下测试，而你的电路是VCC=5V、TA=70°C、RL=∞。
急救：查手册“电气特性表”，找到不同电源电压下的GBW和SR参数，按比例缩放极点频率。例如，GBW从1MHz降至0.8MHz，则主极点相应下移20%。
对策：对关键运放，建立自己的“条件映射表”，记录不同工况下的实测开环响应。
6.5 坑5：为“美观”而等长布线，却制造了共模噪声耦合
现象：小信号放大器输出存在50Hz工频干扰。
根因：反相/同相输入走线等长，但未考虑返回路径，形成大环路天线，拾取磁场噪声。
急救：切断其中一根走线，改用星型接地，让噪声电流有单一低阻路径。
对策：高速运放布局，优先保证“返回路径最短”，而非“走线长度相等”。
其余五大坑（包括：误用陶瓷电容替代电解电容导致ESR突变、忽略电源轨去耦电容的自谐振频率、在反馈路径中使用磁珠引入意外极点、用万用表测高频节点阻抗导致读数失真、以及未校准网络分析仪S参数导致开环测量误差）均源于同一个认知盲区：把电路当成静态的、理想的、孤立的元件集合，而忘了它是一个动态的、有寄生的、与环境强耦合的物理系统。每一次重画波特图，都不是重复劳动，而是对这个物理系统理解的深化。
7. 我的工具箱：五件不依赖仿真软件的硬核装备
在仿真软件泛滥的今天，我依然坚持用一套“原始装备”完成90%的波特图工作。不是抗拒技术，而是深知：工具越智能，人越容易丧失对物理世界的直觉。这五件装备，每一件都经过上千次实测验证，它们不生成曲线，但教会你读懂曲线背后的物理语言。
7.1 装备1：手持LCR表（带频响扫描功能）
不是用来测“标称值”，而是测“随频率变化的阻抗谱”。我用Keysight E4980AL，设置扫描范围100Hz~10MHz，测电容的|Z|和相位角。一个标称100nF的X7R电容，在1MHz时容抗本应为1.6Ω，但实测|Z|=2.1Ω且相位角为-85°，说明ESR已显著影响；在5MHz时|Z|开始上升，相位角转为-70°，表明已接近自谐振点。这些数据，直接输入波特图的“血肉填充”步骤，比任何手册参数都真实。
7.2 装备2：自制“零极点探针”
一根50Ω同轴电缆，末端焊一个0.1pF贴片电容（用镊子夹住），另一端接频谱分析仪。把它轻触运放输出节点，可捕捉到微伏级的环路噪声频谱。那些在理论波特图上找不到的尖峰，往往就是“虚零点”或寄生谐振的证据。我曾在某款运放的噪声谱中发现一个8.2MHz尖峰，顺藤摸瓜，发现是PCB上一段3mm的悬空铜皮，其长度恰好是8.2MHz的1/4波长——剪掉后，尖峰消失，相位裕度提升8°。
7.3 装备3：可编程直流电子负载
用来模拟不同容性/阻性负载对开环响应的影响。固定运放供电，改变电子负载的并联电容档位（100pF、1nF、10nF），用网络分析仪扫开环增益。你会发现，随着CL增大，次级极点持续左移，而主极点几乎不变——这直接验证了“负载电容是次级极点漂移主因”的判断，为补偿设计提供实证。
7.4 装备4：红外热像仪（带温度标记）
零极点漂移的终极裁判。在电路满负荷运行30分钟后，用FLIR E6拍摄运放芯片表面温度分布。若某引脚温度比周围高5°C以上，说明该节点存在异常功耗，可能是寄生振荡的源头。我曾用此法发现一颗运放的同相输入引脚因PCB残留铜箔形成微小环路，在高频下发热，导致输入电容Cin局部升温，容值漂移——重新铺铜后，问题解决。
7.5 装备5：机械式可调电容（0.5~20pF）
不是为了“调出最佳值”，而是为了“感受参数敏感度”。在补偿电容位置焊一个SMT可调电容，用无感螺丝刀缓慢旋转，同时观察示波器上的阶跃响应。你会直观看到：当电容从12pF增至13pF时，过冲从5%飙升至25%；再增至14pF，系统进入持续振荡。这种“手感”，是任何仿真软件无法提供的物理反馈。
这五件装备的共同点是：它们不告诉你“应该怎么做”，而是逼你问“为什么会这样”。画波特图的最高境界，不是画得多准，而是画得懂——懂每一个dB的起伏，懂每一度相位的转折，懂每一处虚点的来龙去脉。当你能闭着眼睛，根据示波器上的一段振铃，反推出PCB上哪条走线出了问题时，你就真正掌握了零极点的语言。
我在调试最后一款产品时，客户要求相位裕度>70°。我拿出这套装备，三天内定位到一个被忽略的电源去耦电容焊盘，其接地过孔距离IC电源引脚3mm，等效电感导致10MHz处出现-15°相位滞后。补焊一个就近过孔后，相位裕度达到72°。那一刻，我撕掉了所有仿真截图——因为真正的答案，从来不在软件里，而在电路板的铜箔之间，在元件的引脚之下，在你指尖触摸到的温度变化之中。