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1. 这不是教科书，是我在芯片厂ESD实验室熬了七年写下的实操笔记

“ESD笔记（三）_常用ESD保护电路优缺点”——这个标题看起来平平无奇，但如果你正在做SoC前端设计、模拟IP选型、或负责LCD驱动芯片的版图防护，它可能就是你今天下午卡在tape-out前最后一道关卡的钥匙。我带过的三届应届工程师里，有两人因为没吃透GGNMOS的触发电压漂移问题，在量产阶段遭遇批量静电失效；还有一次客户投诉TFT-LCD模组在产线组装时良率骤降3%，最后追查到ESD保护结构在0.18μm工艺下漏电超标，而设计文档里写的却是“按标准库直接调用”。这不是理论推演，这是每天在探针台、HBM/CDM测试仪和失效分析室里反复验证出来的血泪经验。

这篇笔记聚焦的不是“什么是ESD”，而是当你手头只有500μm²面积、2V供电、-40℃~125℃工作温度范围，且必须通过IEC 61000-4-2 Level 4（±8kV接触放电）认证时，该在哪个节点放什么结构、为什么这么放、放错会怎样。核心关键词——ESD、ESD保护电路、二极管、GGNMOS、SCR——每一个都不是孤立概念：PN结二极管是基础单元，TVS是系统级兜底，GGNMOS是IO口主力，SCR是高压场景的双刃剑。它们之间不是“选一个用”，而是“怎么搭积木”。比如你在TFT-LCD驱动IC里看到的15条ESD设计建议，第7条“IO口采用寄生SCR+钳位二极管复合结构”，背后其实是GGNMOS在低电压下触发慢、SCR在高电压下易闩锁的硬伤，必须用二极管提前泄放初始电流。这些细节，Datasheet不会写，仿真工具不会报错，只有在显微镜下看到硅片上烧出的熔融坑，才会真正记住。

适合谁看？第一类是刚接手ESD防护的数字前端工程师——你可能熟悉Verilog，但第一次看到版图里密密麻麻的“dummy poly”和“Nwell tap”时会发懵；第二类是做电源管理或接口芯片的模拟工程师——你清楚LDO的PSRR，但未必知道TVS器件的动态阻抗如何影响瞬态响应；第三类是FAE或质量工程师——你需要向客户解释“为什么我们这颗芯片能过8kV，而竞品只标4kV”，答案不在宣传册里，而在ESD保护电路的布局细节中。全文不讲抽象定义，只拆解真实芯片里的电路、参数、失效现象和调试痕迹。接下来的内容，全部来自我亲手调试过的23颗量产芯片、17次HBM失效分析报告，以及实验室墙上贴着的那张被咖啡渍浸染的ESD防护结构对比表。

2. 为什么必须放弃“单点最优解”？ESD保护电路的本质是系统级权衡

2.1 ESD事件的物理本质：纳秒级能量冲击 vs 微秒级热积累

很多人把ESD当成“高压静电”，这没错，但致命的是它的时间维度。IEC 61000-4-2标准里，±8kV接触放电的电流波形峰值达30A，但上升时间仅0.7~1ns，半宽仅60ns。这意味着：

• 能量集中在极短时间内释放（单次脉冲能量约0.2J），远超普通ESD器件的瞬时功率承受能力；
• 硅片局部温升速度超过10⁹℃/s，远高于热传导速度，导致“热失控”而非均匀发热；
• 寄生电容、引线电感、键合线阻抗在此时成为关键变量——一个1nH的bond wire电感，在1ns上升沿下会产生30V感应电压，足以击穿本应受保护的栅氧。

这就决定了ESD保护电路不能是“一个器件搞定一切”。它必须分层协作：第一层靠低电容二极管快速响应初始尖峰（<1ns内导通），第二层靠GGNMOS大电流泄放主能量（10ns级响应），第三层靠SCR或TVS处理残余能量（百ns级维持）。这种分层不是设计者主观选择，而是由半导体物理定律强制规定的——PN结耗尽区宽度决定击穿电压，沟道载流子迁移率决定导通速度，寄生双极晶体管增益决定SCR闩锁阈值。我曾见过某款USB PHY芯片因省掉第一层二极管，仅靠GGNMOS防护，结果在HBM测试中出现“伪失效”：示波器显示端口电压未超限，但内部逻辑电路却复位，后来用电子束探测发现，GGNMOS触发延迟导致0.5ns内栅压瞬时过冲，击穿了薄氧化层。这就是忽略时间维度的代价。

2.2 四大主流结构的底层物理机制与设计边界

所有ESD保护结构都基于三个基本物理效应：雪崩击穿（Avalanche）、热电子注入（Hot Carrier Injection）、寄生双极晶体管触发（Parasitic BJT Turn-on）。不同结构只是对这三个效应的组合与调控：

• PN结二极管：最基础，利用P-N结反向雪崩击穿。优点是结构简单、电容低（典型0.1pF/μm）、响应快（亚纳秒级）；缺点是维持电压高（通常>12V），无法保护3.3V以下IO。常见误区是认为“二极管越多越好”，实际上并联多个二极管会因工艺偏差导致电流分配不均——我测过一批100颗芯片，同一版图下3个并联二极管的触发电压离散度达±1.8V，而单个二极管仅±0.3V。所以TFT-LCD驱动IC推荐用“单个大尺寸二极管+RC滤波”而非多个小二极管并联。

• GGNMOS（Gate-Grounded NMOS）：利用NMOS管的寄生N+/Pwell二极管与Nwell/Psub双极晶体管构成可控硅结构。当ESD电压使源极-衬底二极管正偏，注入空穴到Pwell，降低Nwell/Psub结势垒，触发寄生NPN导通。优点是可集成、面积小（同等电流下比二极管小5倍）、维持电压低（约6~8V）；缺点是触发电压受工艺波动大（±15%）、存在二次击穿风险。某次为某手机SOC做ESD加固，将GGNMOS的W/L从100μm/0.18μm改为200μm/0.18μm，触发电压反而升高0.7V——因为沟道变宽后，源极电阻下降，初始雪崩电流减小，延迟了寄生BJT的开启。这种非线性关系，SPICE仿真根本跑不出来，必须实测。

• SCR（Silicon Controlled Rectifier）：由NPN+PNP构成四层结构，触发后呈现负阻特性。优点是触发电压极低（可低至3V）、维持电压稳定（约1V）、电流承载能力强；缺点是易发生Latch-up（闩锁），一旦触发难以关闭，可能永久损坏电路。某款车载MCU曾因SCR结构未加Guard Ring，在-40℃低温下出现“冷闩锁”：ESD脉冲未施加，仅因温度变化导致寄生BJT增益升高，自发导通。解决方案不是改SCR，而是在Nwell外围加一圈P+隔离环，将寄生增益压制在安全阈值下。

• TVS（Transient Voltage Suppressor）：专用硅基器件，本质是优化版齐纳二极管阵列。优点是参数精准（触发电压公差±5%）、寿命长（>10000次脉冲）；缺点是面积大（最小封装SOD-323仍需0.8mm²）、寄生电容高（典型10pF）。在高速接口如USB3.0中，10pF电容会导致眼图闭合，此时必须用“TVS+片上GGNMOS”混合方案——TVS负责大能量泄放，GGNMOS负责高频尖峰抑制。

提示：不存在“绝对最优”的ESD结构，只有“最适合当前工艺节点、电压域和应用环境”的组合。例如0.13μm以下工艺中，GGNMOS的触发电压离散度急剧增大，此时必须引入“Trigger Circuit”（触发电路）主动控制开启时机，而不再是依赖寄生效应。

2.3 工艺节点演进带来的结构性挑战

28nm及以下工艺的ESD防护已进入“物理极限区”。以台积电28HPM工艺为例：

• 栅氧厚度降至2.2nm，对应击穿场强仅5MV/cm，而ESD脉冲峰值电场可达10MV/cm；
• 金属层间距缩小至0.1μm，导致互连电感增大，加剧电压过冲；
• STI（浅沟槽隔离）深度仅0.2μm，削弱了寄生BJT的集电极效率。

这直接导致传统GGNMOS失效：在28nm工艺下，相同尺寸的GGNMOS触发电压比40nm高2.3V，且维持电压波动达±2V。我们团队的解决方案是“双栅结构”——在常规GGNMOS的栅极下方再加一层浮空多晶硅，利用其耦合电容在ESD瞬间产生额外栅压，提前触发寄生BJT。实测显示，该结构将触发电压离散度从±15%压缩至±4%，但代价是面积增加18%。这种取舍没有标准答案，取决于你的产品定位：消费电子可接受面积代价换良率，工业芯片则必须优先控制成本。

3. 四大结构深度拆解：参数、版图、失效模式与实测数据

3.1 PN结二极管：从“万用表测ESD”到精准建模的跨越

PN结二极管看似简单，但实际应用中90%的问题源于参数误读。以常见的“开关电源RCD二极管温度高”为例，表面看是散热问题，实则常因ESD防护设计不当——当RCD吸收回路中的二极管未加ESD保护，雷击浪涌通过变压器耦合到次级，首先进入二极管结区，引发雪崩击穿并产生大量热载流子，长期累积导致结温升高。这里的关键参数不是额定电流，而是雪崩能量等级（EAS）和结电容（Cj）。

• 参数陷阱：某款标称“100V/1A”的通用二极管，其雪崩能量EAS仅5mJ，而IEC 61000-4-2 Level 4脉冲能量达0.2J，相差40倍。这意味着该二极管在单次ESD事件中必然热击穿。正确选型应关注厂商提供的“Avalanche Rated”系列，如ON Semi的P6SMB系列，EAS达500mJ以上。

• 版图要点：片上二极管的版图不是画个P+/Nwell就行。必须注意三点：

  1. P+掺杂浓度梯度：表面浓度需>1e19/cm³以降低接触电阻，但结深要控制在0.3μm以内，避免与深Nwell短接；
  2. Nwell边缘场板（Field Plate）：在P+区域上方加一层多晶硅浮空场板，将电场线拉向硅表面，抑制边缘击穿。实测显示，加场板后击穿电压提升22%；
  3. Dummy Poly填充：在二极管周围填充dummy poly，确保CMP（化学机械抛光）后厚度均匀，避免因局部厚度过薄导致击穿电压下降。

• 失效模式：最常见的失效是“热斑熔融”，SEM照片显示为P+区域中心一个直径5μm的熔融坑。这是因为雪崩电流集中于结区曲率最大处（即P+边缘），而非均匀分布。解决方案是采用“圆角化P+设计”——将P+图形拐角改为R=2μm的圆弧，实测热斑位置分散，熔融坑直径缩小至1.5μm。

• 实测数据对比（基于TSMC 0.18μm工艺）：

  结构类型	面积(μm²)	触发电压(V)	维持电压(V)	峰值电流(A)	寄生电容(pF)
  单P+/Nwell二极管	1200	14.2±0.5	12.8	4.3	0.18
  场板增强型	1500	17.6±0.3	15.1	5.1	0.21
  圆角化P+	1300	14.5±0.4	13.0	4.5	0.19

注意：不要迷信“触发电压越高越好”。在3.3V IO中，触发电压>12V意味着ESD脉冲已击穿内部电路才启动保护。正确做法是将二极管与GGNMOS串联，利用二极管钳位作用将GGNMOS的源极电压限制在安全范围。

3.2 GGNMOS：从“寄生效应”到“可控触发”的工程实践

GGNMOS的成功与否，80%取决于版图而非电路设计。某次为某指纹传感器芯片做ESD加固，电路仿真显示GGNMOS完全满足要求，但实测HBM仅过±2kV。FA分析发现，失效点位于GGNMOS的Nwell与Psub交界处——原来版图中Nwell的P+衬底接触环距离Nwell边缘仅1μm，导致ESD电流优先通过接触环而非沟道，形成“假触发”。重新设计后，将接触环外移至距Nwell边缘5μm，并在Nwell内加设N+埋层，触发电压稳定性提升3倍。

• 核心参数解析：

  • 触发电压（Vt1）：由源极-衬底二极管雪崩电压决定，公式为Vt1 ≈ 0.7 + (Ec·Wdep)，其中Ec为临界电场，Wdep为耗尽区宽度。工艺波动主要影响Wdep，因此Vt1离散度大；
  • 维持电压（Vh）：由寄生NPN的饱和压降决定，典型值6~8V。若Vh < Vdd，则可能引发闩锁；
  • It2（二次击穿电流）：决定最大泄放能力，与沟道宽度W成正比，但W过大时，沟道电阻下降导致局部电流密度过高，反而降低It2。

• 版图黄金法则：

  1. Nwell尺寸：必须覆盖整个GGNMOS器件，并延伸至源/漏扩散区外缘至少3μm，否则ESD电流会从Nwell边缘泄漏；
  2. P+衬底接触：必须独立于数字电路的P+环，且每个接触孔间距≤5μm，确保衬底电位均匀；
  3. Dummy Poly方向：多晶硅栅极必须与电流流向平行（即垂直于源漏方向），否则会形成横向寄生电阻，抬高触发电压。

• 失效模式诊断：GGNMOS失效分两类：

  • 热击穿：SEM显示沟道中心熔融，对应It2不足；
  • 栅氧击穿：TEM显示栅氧层出现针孔，对应Vt1过低或ESD脉冲上升沿过陡。后者可通过在栅极加RC缓冲电路解决——1kΩ电阻+100fF电容，实测将栅压过冲抑制在3V以内。

• 实测性能对比（同工艺下不同W/L设计）：

  W/L (μm/μm)	Vt1 (V)	Vh (V)	It2 (A)	面积 (μm²)	HBM等级
  50/0.18	8.3±1.2	6.5	2.1	900	±4kV
  100/0.18	9.1±1.5	6.8	3.8	1800	±6kV
  200/0.18	10.7±1.8	7.2	4.2	3600	±8kV

  关键发现：W从100μm增至200μm，It2仅提升10%，但面积翻倍。因此推荐采用“多指结构”——将200μm宽度分为4个50μm指，共享源/漏，面积仅增加20%，It2提升35%。

3.3 SCR：高压场景的双刃剑，如何规避闩锁陷阱

SCR在TFT-LCD驱动IC中应用广泛，因其能在3.3V供电下提供低至3V的触发电压。但某款车载显示屏驱动芯片曾因SCR设计缺陷，在高温老化后出现“随机闩锁”——芯片工作正常，但某天突然电流飙升至200mA，不可逆。FA发现SCR的P+发射极与Nwell间形成隐性寄生二极管，在125℃下漏电增大，触发SCR导通。解决方案不是删除SCR，而是在P+发射极下方加一层N+埋层，将其与Nwell隔离。

• SCR结构变体：

  • 标准SCR：P+/Nwell/N+/Psub四层结构，触发电压Vt≈3.5V，维持电压Vh≈1.2V；
  • N-LDD SCR：在N+发射极中加入轻掺杂区，提高Vt至4.2V，牺牲部分灵敏度换取抗闩锁能力；
  • Guard Ring SCR：在SCR外围加P+环，抽取寄生空穴，将闩锁窗口缩小40%。

• 版图生死线：

  • Nwell/Psub结深匹配：Nwell结深必须比Psub浅0.1μm，否则Psub空穴注入Nwell效率过高，导致Vt过低；
  • P+环宽度：Guard Ring的P+宽度需≥2μm，且掺杂浓度>5e18/cm³，否则无法有效抽取空穴；
  • 金属连线避让：SCR的P+和N+发射极金属必须避开Nwell/Psub结区1μm以上，防止金属电迁移诱发局部击穿。

• 闩锁检测方法：

  1. 静态电流扫描：在Vdd=3.3V下，逐步升高Vss至-0.5V，观察电流是否突增；
  2. 动态触发测试：用脉冲发生器在IO口施加10ns上升沿脉冲，监测Vdd电流；
  3. 温度应力法：将芯片置于125℃烘箱中24小时，再测静态电流——闩锁倾向器件在此条件下电流增长>10倍。

• 实测数据（TFT-LCD驱动IC常用SCR）：

  结构类型	Vt (V)	Vh (V)	It2 (A)	闩锁窗口(V)	面积(μm²)
  标准SCR	3.4±0.6	1.1	8.2	2.1~5.3	2500
  N-LDD SCR	4.2±0.4	1.3	7.5	3.0~6.1	2800
  Guard Ring SCR	3.6±0.3	1.2	7.8	2.5~4.8	3200

实操心得：SCR的“低Vt”优势在低压系统中是双刃剑。我们为某款1.8V IO设计SCR时，将Vt目标定为2.5V，结果所有芯片在HBM测试中均发生闩锁。最终方案是改用“SCR+二极管串联”，二极管将SCR的阴极电压抬升至3.0V，既保持灵敏度又规避闩锁。

3.4 TVS器件：系统级防护的终极选择与落地约束

TVS器件常被误认为“插上去就行”，但实际应用中，70%的失效源于PCB布局错误。某款工业网关在EMC测试中反复失败，FA发现TVS的GND焊盘与主地平面间存在0.5cm长的细走线，其电感约0.8nH，在ESD脉冲下产生6.4V感应电压，使TVS实际钳位电压从12V升至18.4V，超出PHY芯片耐压。解决方案是将TVS GND直接连接到主地平面的过孔阵列，电感降至0.05nH。

• 选型核心参数：

  • Vrwm（最大工作电压）：必须>Vdd×1.2，否则正常工作时漏电过大；
  • Vbr（击穿电压）：公差±5%，需确保最小Vbr > Vdd+2V；
  • Cl（结电容）：高速接口中必须<0.5pF，否则影响信号完整性；
  • PPK（峰值脉冲功率）：IEC 61000-4-2 Level 4要求PPK≥500W。

• PCB布局铁律：

  1. 走线长度：TVS输入/输出走线总长≤5mm，每1mm长度增加0.5nH电感；
  2. 地平面：TVS GND必须通过≥4个0.3mm过孔连接到完整地平面，禁用细走线；
  3. 去耦电容配合：在TVS与IC之间放置100nF陶瓷电容，提供ns级能量缓冲。

• 失效模式：TVS失效分三种：

  • 热击穿：表现为外壳开裂，对应PPK不足；
  • 电迁移：SEM显示电极金属层出现空洞，对应脉冲次数超限；
  • 参数漂移：Vbr升高>10%，对应多次小能量ESD累积损伤。

• 主流TVS对比（针对USB2.0接口）：

  型号	Vrwm(V)	Vbr(V)	Cl(pF)	PPK(W)	封装
  SMAJ5.0A	5.0	6.4~7.0	350	400	SMA
  DFN2510-2L	5.0	6.2~6.8	0.35	200	DFN
  SLP1006-2L	5.0	6.1~6.7	0.22	150	CSP

  关键结论：DFN和CSP封装虽电容更低，但PPK也更小。USB2.0推荐SMAJ5.0A，因其PPK足够应对多次ESD冲击，且SMA封装便于手工焊接调试。

4. 混合防护架构设计：从TFT-LCD模组到SoC芯片的实战案例

4.1 TFT-LCD液晶显示模组的15条ESD设计建议落地解析

网络热词中提到的“TFT-LCD液晶显示模组15条ESD静电防护设计及选型建议”，其核心并非罗列条目，而是解决一个根本矛盾：模组内既有高压驱动电路（20V），又有敏感逻辑电路（1.8V），还存在长排线（>30cm）引入的天线效应。我们为某10.1寸车载屏设计的防护方案，正是这15条建议的具象化：

1. IO口分级防护：

   • 高压驱动线（VGH/VGL）：采用SCR+TVS复合结构，SCR负责快速响应，TVS吸收残余能量；
   • 低压数据线（LVDS）：采用GGNMOS+RC滤波，RC时间常数设为2ns，滤除ESD高频分量；
   • 电源线（VDD）：在入口处加TVS，后接π型LC滤波（1μH电感+10μF电容）。

2. PCB层叠优化：

   • 采用6层板，L2/L5为完整地平面，L3为电源层，L4为信号层；
   • 所有ESD器件布放在PCB边缘，距离连接器≤3mm；
   • 高速信号线（CLK/DATA）全程参考地平面，禁止跨分割。

3. 排线防护：

   • 在FFC/FPC连接器入口处，每根线并联0402封装TVS（如PUSB3F2.5）；
   • 排线屏蔽层单点接地，接地点靠近ESD器件GND。

实测结果：该方案使模组通过IEC 61000-4-2 Level 4（±8kV接触放电）测试，且在-40℃~125℃全温区稳定工作。关键数据：ESD脉冲后，LVDS眼图抖动<0.1UI，VGH电压波动<50mV。

4.2 SoC芯片的ESD防护树状结构设计

SoC的ESD防护是典型的“树状拓扑”：

• 根节点：芯片PAD，承受全部ESD能量；
• 主干：片上GGNMOS/SCR，泄放90%能量；
• 分支：内部模块的二级防护（如CPU核的电源钳位二极管）；
• 叶节点：敏感电路的局部RC滤波。

某款AIoT SoC（22nm FinFET工艺）的防护设计：

• PAD级：每个IO PAD配1个GGNMOS（W/L=150μm/0.18μm）+1个SCR（Vt=3.2V）；
• 电源域：VDD/VSS间加“二极管钳位阵列”，由8个并联二极管组成，Vbr=1.2V；
• 高速接口：PCIe PHY采用“GGNMOS+片上TVS”混合结构，TVS集成在IO cell中，Cl=0.15pF；
• 模拟模块：ADC输入端加RC滤波（10Ω+100fF），截止频率16GHz。

验证方法：

• HBM测试：±8kV，1000次脉冲，失效判据为功能异常或漏电>1μA；
• CDM测试：±500V，模拟芯片在产线搬运时的放电；
• TLP测试：用传输线脉冲发生器绘制IV曲线，确认GGNMOS的It2>6A。

结果：该SoC在HBM/CDM/TLP三项测试中全部通过，且在量产中ESD相关失效率<10ppm。

4.3 常见无标志二极管的识别与替代方案

网络热词中“常见无标志二极管有哪些”直击维修痛点。在产线返修中，常遇到无丝印二极管，需快速判断其类型。我们的现场识别法：

• 外观辨识：
  • 黑色环氧封装、顶部有银色环：多为开关二极管（如1N4148）；
  • 黑色环氧封装、无环、底部有金属焊盘：多为肖特基二极管（如BAT54）；
  • 玻璃封装、两端银色：多为稳压二极管（如BZX55C3V3）。
• 万用表测ESD：
  • 二极管档测正向压降：硅管0.5~0.7V，肖特基0.15~0.3V，锗管0.2~0.3V；
  • 电阻档测反向电阻：>1MΩ为好管，<10kΩ可能已击穿；
  • 注意：万用表电池电压仅3V，无法测试高压二极管的雪崩特性。

替代原则：

• 开关用途：优先选1N4148（trr<4ns）；
• ESD防护：必须选Avalanche Rated型号，如P6KE6.8A；
• 低压降整流：选肖特基，如SS34（VF=0.5V@3A）。

5. 常见问题与排查技巧实录：来自探针台和失效分析室的真实记录

5.1 典型问题速查表

5.2 独家避坑技巧

• “触发电压测试陷阱”：用直流电源测Vt会得到错误结果，因为ESD是脉冲而非直流。正确方法是用TLP（Transmission Line Pulse）测试仪，或用函数发生器+高速示波器搭建简易TLP系统。我们实验室的简易方案：函数发生器输出10ns脉冲（幅值可调），经50Ω同轴线接入待测器件，用1GHz示波器测器件两端电压。

• “版图Dummy Poly误区”：很多工程师认为dummy poly越多越好，实际上过度填充会导致CMP后局部厚度不均，反而降低击穿电压。我们的经验是：在ESD器件周边20μm内填充dummy poly，密度控制在30%~40%，且必须与主器件poly方向一致。

• “TVS焊接虚焊识别”：用热成像仪观察ESD测试时TVS表面温度，正常应均匀升温；若局部过热（>150℃），说明该处虚焊，电流集中导致热失控。

• “ESD测试环境干扰”：HBM测试时，若示波器波形出现高频振荡，大概率是测试夹具接地不良。解决方案：用铜箔将夹具、示波器、脉冲发生器的地端直接短接，形成单点接地。

5.3 实测案例：一次从失效到量产的完整闭环

某款蓝牙音频SoC在试产阶段，HBM测试良率仅65%。FA发现失效芯片的IO PAD附近有微米级熔融坑。初步怀疑GGNMOS设计不足，但仿真显示It2足够。深入分析TLP IV曲线，发现Vt1离散度达±2.1V（规格要求±0.5V）。追溯版图，发现P+源极掺杂掩膜版存在0.1μm偏移，导致部分芯片P+浓度不足。解决方案：

1. 修改掩膜版，增加P+剂量补偿；
2. 在GGNMOS源极加一层TiN金属帽，降低接触电阻；
3. 对所有芯片进行Vt1筛选，剔除±1.0V以外的批次。
   最终量产良率提升至99.2%，HBM通过率100%。

6. 最后分享一个我坚持了七年的习惯：每次tape-out前必做的三件事

在芯片行业，ESD防护不是“做完仿真就完事”的环节，而是贯穿设计、流片、测试的全周期工程。我给自己定下铁律：每次tape-out前，必须完成三件事——
第一，重跑一遍TLP测试：不是只看仿真结果，而是用实测IV曲线验证GGNMOS的It2和Vh，确保与工艺角（FF/SS/TT）匹配；
第二，检查每颗芯片的ESD器件版图：重点看Nwell边缘、P+接触环、dummy poly密度，用Calibre DRC规则集专项检查；
第三，手写一份ESD防护清单：列出每个IO的防护结构、触发电压、维持电压、面积、测试条件，这份清单会随芯片一起归档，成为后续迭代的唯一