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1. 项目概述：为什么一个“采样电路”值得单独写三篇？

ADC学习（3）——采样电路，这个标题看起来平平无奇，甚至有点枯燥。但如果你正在调试一块STM32F407的电机控制板，发现电流采样值在空载时稳定，一上电就跳变±15个LSB；或者你刚用GD32E230做了一个电池电压监测模块，实测满电4.2V对应ADC读数3982，但放电到3.6V时读数不是线性下降，而是在3.7V附近出现明显平台区；又或者你在Layout阶段被硬件同事一句“你这采样走线太长，又没加RC滤波，信噪比肯定崩”直接点醒——那你立刻就会明白：ADC本身只是个数字转换器，真正决定它能不能“看清”真实模拟信号的，是它前面那几厘米长的采样电路。

这不是夸张。我做过三年电源管理芯片FAE，接触过上百个客户项目，其中近七成的ADC精度问题、数据漂移、周期性噪声，根源都不在MCU的ADC模块本身，而在于前端采样电路的设计失当。比如某款7kW车载充电枪的CP信号占空比采样，客户最初用一根10cm直连PCB走线+10kΩ上拉，结果在EMC测试中CP信号抖动超过±5%，导致BMS误判充电状态；后来我们把采样点挪到靠近MCU引脚处，加了一级RC低通（1kΩ+10nF），再串一个100Ω限流电阻+TVS钳位，抖动立刻压到±0.3%以内。整个改动成本不到0.1元，却让产品一次过检。

采样电路的本质，是为ADC建立一个可控、稳定、低噪声、低失真的等效输入源。它要解决三个核心矛盾：

• 速度与精度的矛盾：采样保持电容需要足够时间充电到目标电压，但信号本身可能在变化；
• 带宽与抗噪的矛盾：高频信号需要宽通带，但环境噪声（尤其是开关电源纹波、PWM辐射）也集中在同一频段；
• 阻抗匹配与驱动能力的矛盾：传感器输出阻抗可能高达100kΩ，而ADC采样开关导通电阻通常仅几百欧姆，若不加缓冲，电荷注入和建立时间会严重劣化。

所以这篇不是讲“ADC怎么配置寄存器”，而是聚焦在从传感器输出端到MCU ADC引脚之间，那一段被很多人忽略、却决定成败的物理电路。它适用于所有使用外部模拟信号的嵌入式系统：工业PLC的4-20mA电流环、BMS的单体电压采集、电机FOC的相电流检测、医疗设备的生物电信号调理……只要你用ADC读真实世界的电压或电流，这篇就是你的必修课。

2. 采样电路的核心设计逻辑与方案选型依据

2.1 采样电路的四大功能模块及其不可替代性

一个完整的ADC采样电路，绝不是简单地在信号线上并联一个电容。它必须由四个功能模块协同工作，缺一不可：

1. 信号调理模块：负责电平搬移、增益调整、差分转单端。例如BMC通过ADC读取电压时，若待测电压范围是0~24V，而MCU ADC参考电压只有3.3V，则必须用运放搭建分压+缓冲电路，将24V压缩至0~3.3V；若信号含负压（如霍尔电流传感器输出±5V），还需加入偏置电路抬升至单端范围。这里的关键是运放的输入偏置电流必须远小于信号源内阻——否则会产生显著压降误差。我曾见过一个用LM358读取100kΩ电位器的案例，LM358典型输入偏置电流200nA，在100kΩ上产生20mV压降，相当于ADC满量程的0.6%，完全无法接受。

2. 抗混叠滤波模块（Anti-Aliasing Filter）：这是最常被忽视的部分。根据奈奎斯特采样定理，ADC采样频率fs必须大于信号最高频率fmax的两倍，否则高频成分会“折叠”到基带形成混叠噪声。但现实中，传感器输出或PCB走线拾取的噪声往往远超fmax（比如开关电源的100kHz纹波、WiFi射频泄漏的2.4GHz谐波）。因此必须在ADC前设置一个截止频率fc略低于fs/2的低通滤波器。常见做法是RC滤波，但fc=1/(2πRC)只是理想公式。实际中，RC后接ADC采样开关，其导通电阻Ron（通常50~500Ω）与采样电容Csh（通常几pF）构成二阶网络，会显著改变幅频响应。例如用10kΩ+1nF设计fc=15.9kHz的RC滤波，但若ADC内部Ron=200Ω、Csh=5pF，则实际-3dB点可能下移到12kHz以下，且相位裕度恶化。

3. 驱动与隔离模块：解决阻抗不匹配问题。ADC采样开关在采样瞬间会向信号源抽取电荷，若信号源内阻Rs过大，电荷建立时间τ=Rs×Csh会超出ADC的采样时间窗口，导致采样值偏低。以STM32F103为例，其ADC最大采样时间可配置为239.5个ADC时钟周期（假设ADCCLK=14MHz，则约17.1μs）。若Rs=10kΩ，Csh=10pF，则τ=100ns，完全满足；但若Rs=100kΩ，τ=1μs，仍可接受；一旦Rs=1MΩ，τ=10μs，已接近极限；若Rs=10MΩ（如某些高阻抗pH探头），τ=100μs，必然欠采样。此时必须插入单位增益缓冲器（如OPA333），其输入阻抗>10^12Ω，输出阻抗<1Ω，彻底隔断Rs影响。

4. 端口保护模块：应对现实世界的电气冲击。ADC引脚耐压通常仅VDD+0.3V，而工业现场可能遭遇±2kV ESD、±100V浪涌。简单串联电阻虽能限流，但会引入热噪声和压降。更优方案是“三级防护”：第一级TVS二极管（如P6KE6.8A）钳位高压；第二级100Ω~1kΩ限流电阻抑制瞬态电流；第三级0.1μF陶瓷电容旁路高频能量。注意TVS选型必须兼顾钳位电压Vc（应<ADC绝对最大额定电压）和响应时间（需<1ns）。

提示：不要试图用单一器件覆盖全部功能。曾有客户为节省BOM，用一个“集成运放+RC滤波”的芯片替代分立方案，结果发现该芯片内部RC参数温漂达±20%，导致温度变化时采样偏移超5%，最终返工重做PCB。

2.2 方案选型的三大决策树：何时用无源？何时必须加运放？何时需要Σ-Δ架构？

面对具体项目，如何选择采样电路结构？我总结出一套基于信号特性的决策树：

第一层判断：信号源内阻Rs与ADC采样要求的关系

• 若Rs ≤ 10kΩ（如多数电压输出传感器、MCU内部基准源），且信号带宽<10kHz，可直接采用无源RC滤波+限流电阻方案。例如STM32的VREFINT通道，Rs≈1kΩ，用1kΩ+10nF RC（fc≈15.9kHz）即可。
• 若Rs > 10kΩ但 < 100kΩ（如部分热敏电阻分压、光耦输出），需评估采样时间：计算τ=Rs×Csh，若τ < 0.5×ADC采样时间，则可用RC；否则必须加缓冲运放。
• 若Rs ≥ 100kΩ（如离子选择电极、压电传感器），必须使用JFET或CMOS输入运放作为缓冲，且运放GBW需>10×信号带宽，否则建立时间不足。

第二层判断：信号动态范围与ADC分辨率的匹配度

• 对于12位ADC（LSB=Vref/4096），若信号峰峰值仅占Vref的10%，则有效分辨率不足9位。此时需前置可编程增益放大器（PGA），如AD8253，其增益1~100可调，配合ADC的DMA自动增益切换，实现宽范围高精度测量。
• 对于微弱信号（如热电偶μV级），即使16位ADC也难分辨，此时应放弃SAR ADC，选用Σ-Δ架构（如ADS1256），其内置可编程增益和24位分辨率，前端只需简单RC滤波（∑-Δ ADC前端RC滤波设计关键在于fc必须远低于调制频率，通常取fmod/10~fmod/50）。

第三层判断：噪声敏感度与PCB布局约束

• 在高噪声环境（如变频器附近、大功率DC-DC旁边），即使信号带宽低，也需差分输入+屏蔽双绞线+仪表放大器。例如三相电压采样电路，L1/L2/L3对N电压含共模噪声，用INA128构建差分放大（G=10），共模抑制比CMRR>100dB，可滤除90%以上开关噪声。
• 若PCB空间极度受限（如穿戴设备），可牺牲部分性能采用集成ADC前端芯片（如MAX11200），其内部集成PGA、RC滤波、基准源，仅需外围几个电容，但成本上升30%，且灵活性降低。

注意：不要迷信“高精度ADC芯片自带高精度采样”。我调试过一款S32K312项目，客户选用24位Σ-Δ ADC，但前端用普通PCB走线直连NTC热敏电阻，未加任何滤波，结果在汽车引擎舱内实测温度跳变±5℃。后来在NTC两端并联100nF X7R电容，并将走线改为20mil宽度+地平面包覆，跳变降至±0.2℃。硬件永远是第一位的。

3. 核心细节解析：RC滤波、运放选型与PCB布局的硬核要点

3.1 (∑-Δ)ADC前端RC滤波设计：为何不能套用SAR ADC的经验公式？

很多工程师习惯用SAR ADC的RC滤波设计方法来处理Σ-Δ ADC，结果导致系统噪声激增、建立时间异常。根本原因在于二者工作原理的本质差异：

• SAR ADC：采样保持（Sample-and-Hold）结构，采样瞬间闭合开关，让采样电容Csh快速充电至输入电压，然后断开进行逐次逼近转换。RC滤波作用于采样前，主要抑制混叠噪声，fc只需略低于fs/2。
• Σ-Δ ADC：过采样+数字滤波结构，其内部调制器以远高于奈奎斯特频率的速率（如fmod=1MHz）持续采样，再通过数字滤波器（如sinc3）抽取最终结果。RC滤波不仅需抗混叠，更要抑制调制器输入端的量化噪声反馈路径。若RC时间常数τ过小，高频噪声会穿透滤波器进入调制器，导致输出频谱出现尖峰；若τ过大，信号建立缓慢，造成动态响应滞后。

正确设计步骤如下：

1. 确定调制频率fmod：查芯片手册，如ADS1256支持fmod=1~2.5MHz，典型值1.024MHz。
2. 计算数字滤波器陷波频率fnotch：sinc3滤波器在fmod/N处有陷波（N为抽取率），例如N=1024时，fnotch=1kHz。RC滤波的fc应设在此陷波频率的1/5~1/10，即fc≈100~200Hz。
3. 选择R与C组合：优先选C值（因电容容差小），常用10nF~100nF陶瓷电容；R值由fc反推。例如选C=47nF，fc=150Hz，则R=1/(2π×fc×C)≈22.6kΩ，取标称值22kΩ。
4. 验证电荷注入影响：Σ-Δ ADC的输入端存在开关电容阵列，每次采样会注入电荷。R过大（>100kΩ）会加剧此效应，导致直流偏移。因此R上限建议≤50kΩ，若计算值超限，需增大C值。

实测对比：用ADS1256测量1V直流信号，

• 错误方案：R=100kΩ, C=1nF（fc≈1.59kHz）→ 输出噪声RMS=12μV，且存在1kHz谐波；
• 正确方案：R=22kΩ, C=47nF（fc≈154Hz）→ 输出噪声RMS=2.3μV，频谱干净。
  可见，Σ-Δ的RC设计是“慢速滤波+低阻驱动”，而非SAR的“快速滤波+高阻隔离”。

3.2 运放选型的五个致命参数：为何OP07在12位系统里可能是灾难？

运放是采样电路的“心脏”，但选型绝非只看“轨到轨”“低功耗”等宣传语。以下是五个决定成败的参数，按优先级排序：

1. 输入偏置电流Ib：直接影响高阻信号源的精度。例如测量1MΩ电位器，若Ib=10nA，则误差电压=Ib×Rs=10mV，对3.3V参考的12位ADC（LSB=0.8mV）而言，相当于12个码的误差。必须选Ib<1pA的运放，如OPA333（Ib=10fA）或LTC2050（Ib=0.5fA）。

2. 输入失调电压Vos及其温漂：Vos直接叠加在信号上。12位系统允许Vos≤1LSB=0.8mV，但Vos温漂（如OP07的1.8μV/℃）在工业温度范围（-40~85℃）内可漂移225μV，尚可接受；而16位系统（LSB=50μV）则要求Vos温漂<0.1μV/℃，只能选零漂移运放（如AD8628，Vos温漂0.005μV/℃）。

3. 增益带宽积GBW与压摆率SR：决定运放能否在采样时间内建立稳定输出。例如ADC采样时间1μs，信号满幅变化1V，则所需SR≥1V/1μs=1V/μs。若运放SR=0.5V/μs，则输出仅能到达0.5V，造成增益误差。GBW需>10×信号带宽，否则高频衰减。

4. 电源抑制比PSRR与共模抑制比CMRR：对抗电源噪声和共模干扰。开关电源纹波常为100kHz，若运放PSRR在100kHz时仅40dB（即衰减100倍），则100mV纹波会传导1mV到输出，对12位ADC已是1LSB。优选PSRR>80dB@100kHz的运放，如OPA211。

5. 输出驱动能力：需能快速给ADC采样电容充电。若运放输出阻抗>100Ω，而Csh=10pF，建立时间τ=1ns，看似够用，但实际运放输出级有寄生电容，需留3倍余量。因此驱动能力应≥20mA（短路电流），确保在负载变化时稳定。

实操心得：我曾用LM324调试一个电流采样电路，Ib=45nA，Rs=50kΩ，理论误差2.25mV，实测ADC读数比真值低3.1mV。更换为OPA333后，误差降至0.02mV。成本增加0.3元，但省去两周调试时间。

3.3 ADC/DAC电路设计：规避时钟抖动与电源噪声的3个PCB布局要点

再完美的电路设计，若PCB布局失误，效果归零。针对ADC/DAC这类敏感模拟电路，我提炼出三个不可妥协的布局铁律：

要点一：模拟地与数字地的星型单点连接
错误做法：用0Ω电阻或磁珠连接AGND与DGND，或直接大面积铺铜短接。后果是数字开关噪声（di/dt）通过地平面耦合到模拟地。正确做法：在ADC芯片正下方，用宽铜皮（≥2mm）将AGND与DGND直接相连，形成星型拓扑的“主接地点”。所有模拟元件（RC滤波、运放、传感器接口）的地线必须先汇入此点；所有数字元件（MCU、晶振、LED）的地线也汇入此点。实测显示，此法可降低ADC输出噪声15dB以上。

要点二：时钟走线的3W原则与包地隔离
ADC采样时钟（如STM32的ADCCLK）是主要抖动源。若时钟走线靠近模拟信号线，电磁耦合会直接调制采样时刻，导致信噪比（SNR）恶化。必须：

• 时钟线宽度≥10mil，与其他信号线间距≥3倍线宽（3W原则）；
• 时钟线全程用地线包覆（两侧加地线，顶部覆铜），并在包地线上每1cm打一个过孔接地；
• 绝对避免时钟线跨越分割平面（如AGND/DGND交界处），否则回流路径断裂，辐射剧增。
  某项目曾因时钟线紧贴电流采样线，导致ADC信噪比从72dB跌至58dB，重布线后恢复。

要点三：电源滤波的“就近、多级、去耦”三重保障
ADC的VDDA引脚噪声直接影响量化精度。必须：

• 就近：在VDDA引脚1cm内放置0.1μF陶瓷电容（X7R，0402封装）；
• 多级：再并联10μF钽电容（低ESR）和100nF陶瓷电容，覆盖不同频段；
• 去耦：VDDA与AGND之间用独立走线连接，不经过其他元件。
  特别注意：VDDA与VDD（数字电源）必须通过磁珠（如100Ω@100MHz）隔离，否则数字噪声直通模拟域。

警告：不要在VDDA引脚串联电阻滤波！曾有客户为“进一步滤波”，在VDDA上串10Ω电阻，结果ADC启动失败——因电阻压降导致VDDA低于最低工作电压。电源滤波只允许并联，绝不串联。

4. 实操过程：从原理图到实测验证的全流程拆解

4.1 电压采样电路：以STM32F407读取0~24V电池电压为例

需求分析：

• 输入电压范围：0~24V（铅酸电池）；
• MCU ADC参考电压：3.3V（内部VREF+）；
• 目标精度：±0.1V（即24V量程的0.42%，对应12位ADC的17个LSB）；
• 环境：车载，存在12V/24V系统开关噪声。

原理图设计：

1. 分压网络：R1=220kΩ, R2=30.1kΩ，分压比=30.1/(220+30.1)=0.12，24V×0.12=2.88V < 3.3V，留出12%余量。电阻选0.1%精度金属膜，温漂50ppm/℃。
2. 缓冲运放：选用OPA211（Ib=1pA, Vos=25μV, GBW=45MHz），接成单位增益跟随器。输入端加100Ω限流电阻防过压，输出端串10Ω电阻隔离运放与ADC。
3. RC滤波：运放输出后接R3=1kΩ, C1=100nF，fc=1.59kHz，满足奈奎斯特要求（ADC采样率1MHz时fs/2=500kHz，此处fc远低于）。
4. 端口保护：R3后加P6KE3.3A TVS（钳位电压5.2V），再经100Ω电阻接入PA0（ADC1_IN0）。

PCB Layout关键操作：

• 分压电阻R1/R2紧贴电池接口端子，减少走线拾取噪声；
• 运放OPA211置于R1/R2与ADC引脚之间，其AGND焊盘直接连星型接地点；
• R3/C1滤波器件紧邻PA0引脚，走线长度<5mm；
• TVS二极管地线单独打孔连AGND，不与数字地混用。

实测验证步骤：

1. 静态精度测试：用高精度万用表（Fluke 87V）输出0V、12V、24V，记录ADC读数。计算：
   • 偏移误差 = （0V读数 - 理想0）× 3.3V / 4096；
   • 增益误差 = （24V读数 - 0V读数）/ (4096 × 0.12) - 1；
   • 实测得偏移=+1.2mV，增益误差=+0.08%，均优于±0.1V要求。
2. 动态噪声测试：电池接入DC-DC变换器（开关频率100kHz），用示波器FFT分析ADC输出数据流。观察到100kHz及其谐波被RC滤波抑制>40dB，本底噪声RMS=0.8mV（≈1LSB）。
3. 温度漂移测试：将PCB置于-20℃~70℃温箱，每10℃记录一次24V读数。Vos温漂贡献误差<0.05V，电阻温漂贡献<0.03V，总漂移0.08V，满足要求。

注意：实测时务必关闭MCU的ADC校准功能（如STM32的ADC calibration），否则会掩盖硬件误差。校准应在硬件优化完成后进行，作为最后补偿手段。

4.2 电流采样电路：7kW充电枪CP信号占空比采样的抗干扰设计

需求背景：
GB/T 18487.1标准规定，电动汽车充电枪CP（Control Pilot）信号为±12V方波，占空比D=（Ton/T）×100%，用于BMS识别充电状态。7kW充电桩CP信号易受IGBT开关噪声干扰，导致占空比误判。

电路设计核心：

• 信号衰减与电平转换：CP信号±12V需转换为MCU可读的0~3.3V。采用电阻分压（R1=10kΩ, R2=3.3kΩ） + 钳位二极管（BAT54S双肖特基）方案，避免运放引入延迟。
• 抗干扰滤波：重点抑制100kHz~1MHz开关噪声。采用两级RC：第一级R3=1kΩ, C2=10nF（fc=15.9kHz），第二级R4=100Ω, C3=100nF（fc=15.9kHz），形成等效二阶滤波，衰减斜率-40dB/decade。
• 数字整形：滤波后信号送入MCU的GPIO，配置为外部中断，用定时器精确测量Ton/Ton+Toff。避免用ADC读取模拟值再软件判断，因ADC采样率有限，无法捕捉快速边沿。

PCB特殊处理：

• CP信号线全程采用20mil宽度，两侧包地，每隔2cm打地孔；
• 分压电阻R1/R2置于充电枪插座旁，滤波电容C2/C3紧贴MCU引脚；
• 钳位二极管BAT54S的地线直接连AGND星型点，不经过任何其他路径。

实测结果：

• 无干扰时，占空比测量误差±0.1%；
• 在IGBT全功率开关（dv/dt=1000V/μs）下，误差仍控制在±0.3%，远优于标准要求的±1%；
• ESD接触放电±8kV测试后，电路功能完好，无锁死或误触发。

实操心得：电流采样电路（如Shunt电阻方案）与电压采样逻辑不同——它更关注瞬态响应与共模抑制。曾有一个项目用运放INA213读取Shunt电压，因未注意INA213的CMRR在100kHz时仅60dB，导致PWM噪声直接耦合，占空比跳变。改用AD8205（CMRR>80dB@100kHz）后问题消失。

4.3 C语言ADC值滤波函数：从硬件到软件的联合优化策略

硬件滤波无法消除所有噪声，软件滤波是最后一道防线。但盲目套用“滑动平均”或“中值滤波”可能适得其反。以下是针对不同场景的实战方案：

场景一：缓慢变化信号（如温度、电池电压）

• 推荐算法：指数加权移动平均（EWMA）
  filtered_value = alpha * raw_value + (1-alpha) * filtered_value;
  其中alpha=1/(1+τ×fs)，τ为时间常数。例如τ=1s, fs=100Hz，则alpha=0.01。优势：内存占用小（仅存1变量），响应平滑，可等效为一阶RC滤波。
• 陷阱：alpha过小（如0.001）导致响应迟钝；过大（如0.5）则滤波效果弱。需根据信号变化率调整。

场景二：含脉冲噪声信号（如电机启动瞬间的电流尖峰）

• 推荐算法：改进型中值滤波
  不是简单取5个采样中值，而是：
  1. 对连续N个采样（N=7）排序；
  2. 计算中值与相邻两值的差值；
  3. 若差值>阈值（如3×LSB），则剔除该异常点，用剩余点均值替代。
     避免传统中值滤波对阶跃信号的延迟。

场景三：高精度直流测量（如基准电压校准）

• 推荐算法：过采样+抽取
  以10×目标采样率采集，然后每10点求均值。理论上可提升分辨率0.5×log2(10)≈1.7位。但需确保ADC无明显非线性，否则均值会放大DNL误差。
• 关键前提：硬件RC滤波必须保证采样带宽内噪声均匀分布（白噪声），否则过采样无效。

注意：所有滤波函数必须在ADC DMA中断中执行，避免主循环延时导致采样间隔不均。我曾见一个项目在主循环里调用滤波函数，因其他任务抢占，采样间隔从1ms变为1~5ms随机，导致FFT分析完全失真。

5. 常见问题与排查技巧实录：那些教科书不会写的坑

5.1 ADC数据漂移的五大根源及快速定位法

ADC读数缓慢漂移（如每小时变化几个LSB）是高频故障，根源常被误判为“ADC坏了”。我的排查清单如下：

真实案例：某BMS项目单体电压采样漂移，排查发现是PCB清洗不彻底，松香残留形成微弱漏电路径，湿度升高时漏电增大，导致分压比变化。用异丙醇清洗后，漂移从±5mV降至±0.2mV。

5.2 CLA读取ADC结果寄存器时的原始值陷阱

在TI C2000系列（如TMS320F28379D）中，CLA（Control Law Accelerator）可并行处理ADC数据。但一个隐蔽陷阱是：CLA读取ADCRESULT寄存器时，可能读到尚未应用ADCOFFTRIM的原始值。

原因：ADC模块的偏移校准（ADCOFFTRIM）在ADC启动后自动执行，但校准值写入寄存器存在时序窗口。若CLA在ADC转换完成中断触发瞬间立即读取，而校准尚未生效，则得到的是含偏移的原始值。

验证方法：

• 关闭ADC偏移校准（设置ADCTRL2[OFFTRIM]=0），读取ADCRESULT，记为Raw；
• 开启校准，再读取，记为Calibrated；
• 计算差值，若CLA读取值接近Raw而非Calibrated，则确认问题。

解决方案：

• 在ADC中断服务程序中，添加等待指令：while(AdcRegs.ADCOFFTRIM.bit.OFFTRIMEN == 0);确保校准完成；
• 或改用ADCRESULT寄存器的镜像地址（如ADCRESULT1），其更新与校准同步；
• 最稳妥：CLA不直接读ADCRESULT，而是由CPU中断服务程序将校准后值写入共享RAM，CLA从中读取。

提示：此问题在高速闭环控制中尤为致命。曾有一个伺服驱动项目，CLA读取电流ADC值用于PI调节，因未处理此陷阱，导致低速时电流环振荡，排查两周才发现根源。

5.3 GD32E230 ADC DMA数据紊乱的时序真相

GD32E230的ADC与DMA配合时，偶发数据错乱（如某通道数据跑到另一通道寄存器）。表面看是DMA配置错误，实则是ADC时钟与APB1总线时钟的相位关系未对齐。

GD32E230的ADC时钟由APB1分频得到，而DMA传输依赖APB1时钟。若ADC转换完成时刻恰好落在APB1时钟边沿附近，DMA请求可能丢失或错拍。

根治方法：

• 在adc_init()后，强制插入2个ADC时钟周期的延迟：for(volatile uint32_t i=0; i<2; i++);；
• 或配置ADC的ADC_CTL0寄存器，使能ADC_CTL0[DWST]（DMA等待状态），让ADC在DMA忙时自动暂停转换；
• 最佳实践：使用ADC的“规则通道扫描模式”，并启用ADC_CTL0[EOCIE]中断，在中断中手动触发DMA，而非依赖硬件自动触发。

实测对比：未加延迟时，1000次采集中出现3~5次数据紊乱；加入延迟后，连续10万次无错误。

5.4 STM32高级定时器PWM中心对齐模式与ADC采样时刻点设置

在FOC电机控制中，需在PWM中心点（即上下桥臂同时关断的死区中间）采样相电流，以获取无噪声的电流值。但STM32的ADC触发源（如TIM1_CC1）在中心对齐模式下，触发时刻并非严格居中。

真相：

• 中心对齐模式下，计数器从0递增至ARR，再递减回0。理论中心点在ARR/2处；
• 但ADC触发事件（如CC1IF）在计数器等于CC1VAL时产生，而CC1VAL默认设为ARR/2，看似正确；
• 实际由于计数器是离散步