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前几天给一套驻极体麦克风前置放大做选型，要求输入阻抗不低于1MΩ，放大倍数10~20倍，单电源15V供电，还要好调试好复现。我第一反应就是上JFET共源放大电路，然后用SPICE仿真把工作点、增益、频响整个过了一遍。这年头聊放大电路，教科书上全是BJT共射极，但真遇到高阻抗信号源的时候，三极管会非常别扭，JFET反而是更自然的选择。这篇文章就把这次实例设计的完整过程拆开写，包括为什么用JFET、静态工作点怎么算、SPICE模型怎么填、仿真结果怎么核对，以及实物调试里会踩的几个坑，适合刚接触场效应管放大电路、或者想把教科书公式真正落到仿真和实物的朋友。

1. 选型逻辑：这个场景为什么选JFET而不是BJT

1.1 输入阻抗是绕不开的硬指标

做前置放大时，最容易被忽略也最致命的就是信号源阻抗和放大器输入阻抗的匹配。驻极体麦克风、光电二极管、压电传感器这类信号源，内阻动不动就是几十千欧到几兆欧。如果用BJT共射极放大，输入阻抗通常只有几百欧到几千欧，信号一接进去就被分压吃掉一大截，后面增益再高也是白搭。

JFET的栅极在工作时处于反偏状态，栅极电流是纳安级别的，输入阻抗天然可以做到10^8Ω以上。实际电路里不需要追求这个极限值，因为栅极必须有一个电阻把直流电位稳住，这个电阻叫RG，输入阻抗基本就是由RG决定的。你取1MΩ，输入阻抗就约等于1MΩ；你取2.2MΩ，输入阻抗就约等于2.2MΩ。这种"想要多大就有多大"的特性，在BJT上很难实现。

BJT是电流控制器件，基极必须吸取电流，所以输入端等效阻抗低。想提高输入阻抗，常见的办法是达林顿结构、加射极反馈电阻、或者用自举电路，但这都会增加设计复杂度。JFET是电压控制器件，输入回路几乎不取电流，一个电阻就解决了问题。这是选择它最关键的理由。

1.2 BJT、MOS管与JFET的取舍

既然要对比，就一次性说清楚。BJT、增强型MOS管、JFET在分立小信号放大领域各有擅长：

很多人第一反应是"MOS管输入阻抗更高，为什么不用MOS？"这里有个实际工程问题：增强型MOS管的开启电压离散性也比较大，而且需要额外的电平偏置电路，单电源低电压下有时反而麻烦。JFET是耗尽型器件，零栅压时就有电流，栅压越负电流越小，天然适合自偏压结构。这意味着你用两个电阻就能把工作点稳定住，电路极其简洁。

当然JFET也不是没有代价。它的跨导gm一般比BJT小一个量级，同样负载电阻下增益做不高。想要20倍以上增益，往往要牺牲功耗、提高VDD，或者后续再加一级放大。这次设计目标只有10~20倍，JFET完全够用，噪声在高源阻抗情况下也更友好。两相权衡，选JFET是合理决定。

2. 静态工作点设计：从平方律公式到电阻取值

2.1 设计目标与器件选型

先定设计指标：

• 电源电压：VDD = 15V
• 输入阻抗：≥ 1MΩ
• 中频电压增益：约 11倍（20dB左右）
• 工作频率：20Hz ~ 20kHz
• 负载：后级ADC输入，等效阻抗约100kΩ

器件选型我用了最常见的2N5457 N沟道JFET，这也是LTspice、TINA等仿真工具里自带模型的型号。2N5457的IDSS范围是1~5mA，夹断电压VP范围约-1V到-6V。手算和仿真需要取一组典型参数，这里取IDSS=4mA，VP=-2.5V。

为什么选这组参数？因为实际仿真模型会按这组参数建立，手算和仿真才能对得上。如果把IDSS取上限、VP取下限，工作点完全不是一回事。这也是新手最容易犯的错：拿一个"平均参数"算完，最后发现实物完全不是这么回事。后面第5章我会详细说怎么处理器件离散性。

2.2 自偏压RS、RD的计算过程

自偏压电路结构很简单：栅极通过大电阻RG接地，源极接RS到地，漏极接RD到VDD。静态时栅极电压为0V，源极电流ID流过RS产生压降，所以VGS = -ID×RS，这就是"自偏压"名字的由来。

JFET的漏电流满足平方律关系：

ID = IDSS × (1 - VGS/VP)²

我先把静态工作点定在ID=0.5mA。这样VDS留出的摆幅空间更大，功耗也低。代入公式：

• ID/IDSS = 0.5mA / 4mA = 0.125
• 开根号得0.354
• 1 - VGS/VP = 0.354
• VGS/VP = 0.646
• VGS = 0.646 × (-2.5V) = -1.62V

所以：

• RS = -VGS / ID = 1.62V / 0.5mA = 3.24kΩ，取标称值3.3kΩ
• 实际使用3.3kΩ后，ID会略低于0.5mA，大约0.49mA，这个误差完全可以接受

接下来确定RD。先算这个工作点下的跨导gm：

gm = 2×√(IDSS×ID) / |VP| gm = 2×√(4mA×0.5mA) / 2.5V ≈ 1.13mS

共源放大电路的中频增益约等于：

Av = -gm × RD

负号表示输出与输入反相。现在目标增益11倍，反推：

RD = 11 / 1.13mS ≈ 9.7kΩ

取标称值10kΩ。最终电路如下：

• RG = 1MΩ，决定输入阻抗
• RD = 10kΩ，决定增益和输出阻抗
• RS = 3.3kΩ，决定工作点
• C1、C2为输入输出耦合电容，取1uF
• CS为源极旁路电容，取100uF

2.3 工作点核验与自偏压的稳定性

定完电阻必须先核验工作点是否落在饱和区，也就是JFET正常放大区域。饱和区条件：

VDS > VGS - VP

先算VDS：

VDS = VDD - ID×(RD + RS) VDS = 15 - 0.5mA×(10k + 3.3k) ≈ 8.35V

再看VGS - VP：

VGS - VP = -1.62V - (-2.5V) = 0.88V

8.35V远大于0.88V，JFET工作在饱和区，放大功能成立。

这里还要强调一下自偏压的"自动稳定"机制：如果温度升高导致ID变大，RS上的压降VRS也随之变大，VGS = -VRS会变得更负，JFET是耗尽型器件，栅压更负时ID又会下降，形成一个负反馈。所以自偏压电路不仅简单，还能自动抑制工作点漂移。相比之下，如果使用固定栅压偏置，JFET参数一变，工作点就跑得没影了。

交流通路中CS把RS旁路掉，所以直流负反馈依然存在，但交流负反馈被移除，增益不会被拉低。如果CS忘接、接反或者容量太小，增益会从11倍直接掉到约2.4倍：

Av = -gm×RD / (1 + gm×RS) ≈ -11.2 / 4.7 ≈ -2.4

不少人仿真出来增益对不上，十有八九就是源头在这里。

3. 仿真模型与电路搭建：SPICE参数怎么填

3.1 弄懂JFET的SPICE模型参数

用LTspice搭电路之前，先要把JFET的模型参数搞清楚。很多人直接调用一个"njfet"符号，结果工作点全错，根本原因是SPICE里的JFET模型和教科书里的IDSS、VP写法不太一样。

SPICE标准JFET模型的核心表达式是：

ID = BETA × (VGS - VTO)² × (1 + LAMBDA×VDS)

注意这个VTO不是阈值电压的正数，而是夹断电压的带符号值。N沟道JFET里VTO为负，比如我们的-2.5V。这个式子展开后跟教科书里的平方律公式等价，但换算BETA时容易翻车。

关键换算关系：当VGS=0时，ID = IDSS。代入SPICE公式：

IDSS = BETA × (0 - VTO)² = BETA × VTO²

所以：

BETA = IDSS / VTO² = 4mA / (2.5V)² = 0.64mA/V²

在LTspice里写模型就是：

.model JFET_N NJF(VTO=-2.5 BETA=0.64m LAMBDA=0.01 CGS=3p CGD=2p)

VTO就是VP，BETA由IDSS和VP换算而来，LAMBDA对应沟道长度调制系数，CGS和CGD是结电容，仿真频响时会用到。不要小看这个模型参数换算，我见过很多人把BETA直接填成IDSS，结果ID仿真出来大了6.25倍，工作点完全失去意义。

3.2 电路连接与仿真命令

在LTspice中搭建电路时，原理图连接关系如下：

* JFET共源放大电路 VDD VDD 0 15 VSIG SIG 0 AC 1 SIN(0 0.1 1k) RSRC SIG IN 1K C1 IN G 1U RG G 0 1MEG J1 D G S JFET_N RD VDD D 10K RS S 0 3.3K CS S 0 100U C2 D OUT 1U RL OUT 0 100K .model JFET_N NJF(VTO=-2.5 BETA=0.64m LAMBDA=0.01 CGS=3p CGD=2p) .ac dec 30 10 1Meg .tran 5m

几个容易出问题的地方：

第一，RG必须接在栅极和地之间，不能只用一个悬空栅极。如果不接RG，栅极直流电位没有确定路径，仿真会报错或者工作点奇怪。第二，JFET的D和S在原理图符号里不能接反，N沟道JFET的栅极箭头指向沟道，源漏之间在结构上虽然对称，但模型参数里CGS和CGD不同，接反以后仿真结果会有细微差异。第三，VSIG的AC幅度设为1，这样AC分析直接读输出电压就是电压增益，省去自己换算。

3.3 常见仿真报错与模型修正

如果仿真时遇到"time step too small"或者不收敛，第一步不要怀疑电路结构，先把模型参数检查一遍。JFET电路出现收敛问题，最常见原因是LAMBDA设成了0，导致输出电导在某个点是无穷大。给LAMBDA设一个0.01就稳定了。

还有一种情况：直接用了LTspice自带的JFET模型，但没注意型号对应的IDSS和VP。不同型号的JFET参数差异很大，2N5457、2SK30A、J201的IDSS和VP范围完全不同。如果电路里的电阻是按2SK30A设计的，却挂了2N5457模型，工作点偏到姥姥家。最稳妥的做法是，先把选型器件的参数查出来，再手动修改或创建模型。仿真是用来验证设计的，不是用来碰运气的。

4. 仿真验证：直流工作点、AC扫描与输入阻抗实测

4.1 静态工作点仿真结果与手算核对

电路搭好后，先跑直流工作点分析。LTspice里可以直接查看各节点电压和器件电流。我仿真得到的典型结果如下：

仿真值和手算误差在5%以内。这个误差主要来自RS取了3.3k标称值而不是3.24k，以及LAMBDA效应带来的微小修正。如果你仿真出来的工作点跟手算差20%以上，不要急着继续，先回头查模型或电路连接，不要带着错误工作点往下走。

对于这种小信号放大电路，直流工作点就是整个设计的地基。VDS大约8.4V，处于15V电源的大约56%位置，兼顾了正负输出摆幅。源极电压1.62V也符合预期，如果源极电压异常接近0V，大概率是JFET没有导通；如果源极电压接近电源，大概率是管子已经击穿或者引脚接错。

4.2 AC扫描结果：增益和带宽

交流扫描设置从10Hz到1MHz，输入源AC幅度为1。仿真出来的中频增益约为20.8dB，折算约11倍，跟手算的11.2倍非常贴近。低频-3dB截止点大约在1.3Hz左右，远低于20Hz的要求。

这个低频特性主要由三个耦合和旁路电容决定：

• 输入耦合C1与RG构成高通，转折频率约0.16Hz
• 源极旁路CS与RS构成的高通，转折约0.48Hz
• 输出耦合C2与后级负载构成的高通，转折约1.4Hz

三个极点都在几赫兹以下，所以音频范围内频率响应非常平坦。如果你把C1从1uF换成0.1uF，输入高通转折会变成1.6Hz，虽然还在20Hz以下，但相位裕度和低频失真已经开始受影响。做音频电路时，我建议C1和C2至少取1uF，CS至少取100uF，这样才能保证20Hz处不出现明显衰减。

高频方面，JFET的输入电容Ciss大约5pF，在1kHz以下完全感觉不到存在。但随着频率上升，输入阻抗会下降，如果信号源内阻很大，会形成低通滤波。后面测量输入阻抗时会看到具体数据。

4.3 输入阻抗与负载效应

测量输入阻抗的方法很简单：在输入端串联一个已知电阻，对比该电阻两端电压差；或者直接在AC分析里看输入电流。低频时输入阻抗基本就等于RG的1MΩ，这是因为JFET栅极本身取电流极小，RG成了主导因素。

但要注意，输入阻抗并不是全频段都是1MΩ。JFET栅极和源极、漏极之间存在结电容，CGS与CGD合计约5pF。在100kHz时，5pF的容抗约318kΩ，与1MΩ并联后等效约242kΩ。频率再高，输入阻抗还会继续下降。所以如果信号源内阻很高，比如压电传感器达到100kΩ，高频段会有明显的衰减。设计时要把信号源阻抗和Ciss一起估算，别只盯着直流输入阻抗。

负载效应同样重要。如果后级输入阻抗是10kΩ而不是100kΩ，交流等效负载就变成RD与RL并联的5kΩ，增益会从11倍降到约5.6倍。这说明共源放大电路的输出阻抗近似等于RD，不太适合直接驱动低阻抗负载。JFET共源放大后面最好接高输入阻抗的缓冲级，或者运放电压跟随器。在本次设计中后级是ADC的高阻输入，影响不大，但换成音频功放就完全不是一回事了。

5. 实测常踩的坑：偏置漂移、参数离散与增益边界

5.1 同型号JFET的离散性：先测后装

仿真做得再漂亮，实物调试时也会被JFET的参数离散性狠狠上一课。2N5457的IDSS范围是1~5mA，VP是从-1V到-6V横跨5倍。同样是"一个型号"，买十颗管子回来，按3.3kΩ的RS装上去，工作点可能从0.2mA到0.9mA各不相同。

我的调试方法是这样的：

1. 先在面包板上临时用一只10kΩ多圈电位器替代RS
2. RD和RG按设计值装上
3. 上电后调电位器，同时用万用表测源极电压
4. 目标是源极电压VRS在1.6V左右，也就是ID约0.5mA
5. 调好后再测VDS，如果VDS在7.5~9V之间，说明工作点合理
6. 断电后把电位器阻值量出来，换用最接近的固定电阻

这个方法比直接按仿真电阻值焊接靠谱很多。JFET的平方律公式在宏观趋势上没错，但落到具体某颗管子上，参数偏差比公式误差大得多。想要完全不用调试，除非你买到的是高精度分档型号，或者在产线上做逐颗校准。

5.2 温度漂移：自偏压在帮你兜底

JFET的IDSS和夹断电压都对温度敏感，温度变化时工作点会漂移。自偏压电路的妙处在于，直流负反馈自动把漂移压住了一部分。ID变大一点，RS上的压降就变大一点，VGS变负，又把ID往回拉。这就是为什么很多高输入阻抗前置放大都用JFET自偏压结构，温度稳定性比固定偏置好太多。

但注意，CS旁路电容只把交流信号旁路到地，并没有取消直流负反馈。很多人调试时看到增益正常就忘了这回事，一旦温度变化导致工作点偏移，还会疑惑"反馈都旁路了怎么还会漂"。事实上，CS只是让交流通路的负反馈短路，直流工作点依然靠RS稳定。这个设计是两全其美，不是电路出了问题。

如果对温度稳定性有更高要求，可以考虑在RS上串联一个小电阻后再接CS，也就是让一部分RS不旁路。这样会牺牲一点增益，但换来更低的失真，很多高端音频前置放大就是这么干的。

5.3 波形失真的边界在哪里

用瞬态仿真或者示波器观察输出波形时，如果输入信号过大，会看到输出波形削顶或者削底。原因要从工作点窗口说起。

静态VDS约8.4V，电源15V。输出正方向最多顶到接近15V，正摆幅约6.6V；输出负方向不能低于VDS(sat)=VGS-VP≈0.9V，负摆幅约7.5V。所以最大无失真输出幅度约6.6V左右。

考虑到电路增益约11倍，输入幅度超过0.6V左右就会出现明显的波形削波。这不是电路坏了，而是工作点边界条件决定的。如果要求更大的输入动态范围，有两条路：一是提高VDD，把整个窗口拉大；二是降低RD减小增益，牺牲增益换动态范围。

很多人以为只要VDS设定在VDD的一半就一定有最大摆幅，这在共源放大里不完全准确。JFET的饱和区压降VDS(sat)会吃掉一部分负向窗口，所以VDS稍微高于VDD/2一点，比如55%~60%，往往能获得更对称的摆幅。如果你在仿真里看到负半周先削波，就是VDS设偏低了，可以微调RS或者RD把这个平衡点挪一挪。

最后分享一个调试习惯：上电之前，先用万用表量一下RD和RS两端的实际电压。RD两端电压等于ID×RD，RS两端等于ID×RS，两个电压一测，实际工作点ID立刻算出来。如果VDS离目标差很远，不要急着怀疑电路结构，先确认栅极确实是0V，再查型号和引脚。JFET放大电路的仿真与计算都不难，难的是把平方律公式落到实物时，器件的离散性往往比公式误差更值得敬畏。这个电路后续还能往差分输入、恒流源有源负载方向扩展，用来进一步压噪声、提增益，那就是另外一个有意思的话题了。