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1. 从“会用”到“会调”：这篇到底讲什么

LLC变换器在电源圈子里讨论热度一直很高，从服务器电源、充电桩到车载OBC，几乎到处都有它的身影。前面两篇我分别把LLC的拓扑结构、谐振原理和关键参数计算过了一遍，如果看完你还觉得“原理懂了，但一上手就懵”，那这篇就是为你准备的。

这篇我想换个角度，不再从头堆公式，而是把重心放在三块：第一，LLC工作模式到底怎么区分，不同频率段下电路行为和波形有什么差异；第二，示波器实测时怎么看波形、怎么判断电路是否真正工作在ZVS状态，死区时间怎么调才稳妥；第三，把话题延伸到三相LLC谐振变换器——最近问这个的人不少，尤其是做大功率电源的工程师。三相LLC并不是把三个单相LLC简单拼在一起，里面涉及的相间耦合、均流策略和磁性元件设计，都值得单独捋一遍。

如果你是刚接触LLC的硬件工程师，或者是准备做LLC方案选型的产品经理，这篇文章应该能帮你把零散的知识点串成一条线。已经做过的朋友也可以重点看第三部分的调试笔记和第四部分的故障排查表，这些是我在实际项目中踩过坑之后整理出来的，文档里一般不写。

2. 工作模式再拆解：为什么必须“贴着”谐振点跑

2.1 三个频率区间，三种截然不同的性格

LLC变换器的核心是谐振槽，由谐振电感Lr、谐振电容Cr和励磁电感Lm组成。它的工作状态随着开关频率与谐振频率的关系而变化，通常我们关注两个谐振频率：一个是Lr和Cr串联谐振的频率fr，另一个是Lr、Cr和Lm三者共同谐振的频率fm。fr的计算公式是：

fr = 1 / (2π√(Lr × Cr))

fm的计算公式则是：

fm = 1 / (2π√((Lr + Lm) × Cr))

fr一般落在80kHz到300kHz这个区间，具体看应用场景；fm通常只有fr的三分之一到五分之一左右。这两个频率把工作区间切成了三段，实际电路中每一段的性格都完全不同。

第一段是开关频率f > fr的情况。这时谐振槽主要呈现感性，电流滞后于电压，MOSFET能实现零电压开通，也就是ZVS。输出二极管在这个区间是断续工作的，电流有反向过零的时刻，所以二极管能自然关断，不存在反向恢复问题。这个区间适合做轻载到半载附近的运行点，但满载时开关损耗会相对偏高。

第二段是fm < f < fr的情况，这是LLC最常用、也最理想的工作区间。开关频率略低于fr，励磁电感Lm开始参与谐振，变压器原边电流在部分时间段内被Lm“钳住”，形成了所谓的三元件谐振状态，可以让原边MOSFET维持ZVS，同时副边二极管能实现零电流关断，也就是ZCS。效率和EMI在这个区间内都是最优的。

第三段是f < fm的情况，这时整个谐振槽呈现容性，电流超前于电压，MOSFET丧失了ZVS条件，会以硬开关方式工作。这种状态下不仅开关损耗急剧增加，还会因为体二极管的反向恢复引入严重噪声，极端情况下一个周期内就可能炸管。

2.2 为什么“感性区”是安全区

很多初学者会问：我设计的时候明明把频率范围算好了，为什么实测效率曲线还是不对？答案往往出在把工作点选在了容性区、或者让它滑动到了容性区。

感性区和容性区的分界点，本质上由谐振槽的输入阻抗决定。当输入阻抗呈感性时，电流滞后于电压，开关管两端电压在开通前已经被谐振电流放电到接近零，开通时不会产生陡峭的电压跌落，功率损耗低；当呈容性时，电流超前电压，MOSFET开通瞬间漏源电压还是高电平，开通损耗几乎全部砸在开关管上。

我在实际调试中判断感性和容性最直接的方法，是看谐振电流过零点相对于驱动信号的相位关系。驱动信号上升沿到来时，如果谐振电流已经过零点并且正在回正，那就在感性区；如果驱动上升沿到来时电流还在负半周，频率就压得太低了。这个方法比单纯依赖仿真结果靠谱得多，因为仿真模型里的寄生参数永远跟实物有出入。

需要说明的是，LLC在全负载范围内很难做到始终工作在同一个区间。重载时通常需要把频率压低一点来提升增益，轻载时要把频率拉高来降低增益，这是通过PFM调频方式实现的。关键问题在于，频率最低不能低于fm这个临界值，一旦越过就会滑入容性区。

实际设计中，一般会把最低工作频率定在fm的1.1倍以上，留出足够的余量，同时还要考虑输入电压波动、元件容差带来的增益偏移。

3. 示波器实测：怎么确认ZVS真的实现了

3.1 死区时间不是随便拍脑袋定的

死区时间是LLC调试中最容易出问题、也最容易被低估的参数。它指的是同一个桥臂上下两个MOSFET，一个关断后到另一个开通前的那段间隔。LLC实现ZVS，依靠的正是这段死区时间内谐振电流给MOSFET的输出电容Coss放电。

我把死区时间的约束条件简化成下面这个不等式：

td > 2 × Coss × Vds / Ipk

其中Vds是开关管关断后承受的电压，Ipk是死区时间内谐振电流的峰值，Coss是MOSFET在对应电压下的等效输出电容。

这个公式背后是一个物理直觉：死区时间必须够长，让谐振电流有充足时间把开关管漏源极间的电容电荷抽走、使体二极管提前导通，下一个管子才能实现零电压开通。如果死区时间太短，电荷还没放完，上管就强行开通，硬开关就这么来了；如果死区时间太长，谐振电流会把电压重新充回去，同样破坏ZVS，还会增加周期损耗。

选择死区时间的经验值，我一般推荐在100ns到500ns范围内起步，具体数值结合MOSFET的栅极电荷Qg和输出电容Coss来定。在样机阶段，我会故意把死区时间调长一点，先确保不炸管，再逐步缩短、看波形的改善情况。

3.2 一眼判断ZVS的几个波形特征

示波器探头接法建议这样：用高压差分探头测上管的Vgs，用普通无源探头配合弹簧地针测下管的Vgs，同时用电流探头夹住谐振电感或者变压器原边的引线，三路波形一起观察。

ZVS成立时你应该看到：下管Vgs上升沿到来之前，Vds已经降到接近0V；换句话说，在Vds波形上，关断后有一段电压很平缓的平台，然后才出现上升；开通瞬间没有尖锐的米勒平台。电流波形上，电流过零点要落在驱动信号死区时间内，而不是驱动上升沿之后。

我见过程度很多次的问题是：有人只测Vgs波形，觉得波形很干净，就判断ZVS正常。这其实不够。Vgs干净只能说明驱动电路工作正常，并不能直接证明开关管是软开关。必须把Vds和Vgs放在同一时间轴上看相对位置，这才是唯一靠谱的判断方式。

如果发现自己设计的电路频率不高、效率却偏低，我建议第一件事就是查死区时间内Vds是否真正归零。这个动作花五分钟，能帮你省下后面好几天的无用功。

3.3 轻载频率跳跃和burst mode

LLC在轻载或者空载时有一个典型现象：输出电压稳不住，频率被环路推得越来越高，最后可能跳到保护值。这是因为轻载时谐振增益曲线变得非常平坦，电压环为了维持输出只能大幅提高频率，但频率到了上限又没法继续增加，于是进入间歇工作状态，也就是burst mode。

设计时不希望频率太高、又不想让轻载损耗太大，就需要合理设置占空比。一种做法是加入burst功能，让电路进入“打嗝”模式，负载轻时周期性地开关一小串脉冲，其他时间关断，从而拉低轻载功耗。开通阈值和关断阈值之间的滞回窗口是决定burst是否稳定的关键。

还有一个小细节：burst频率如果落在音频范围内，变压器和电感就会产生明显的机械噪声。实测中我把burst频率控制在20kHz以上或者200Hz以下，都能避开人耳敏感区，我个人习惯控制在23kHz左右，供电稳定性和噪声两项指标都还能接受。

4. 三相LLC谐振变换器：不是三套单相的堆叠

4.1 三相结构到底解决什么问题

单相LLC做到2000W以上时，几个痛点会逐渐暴露出来：原边开关管电流应力大、磁性元件体积大、滤波器不好做。三相LLC的出发点，就是把谐振功率分摊到三个相位上，每一相承载的电流只有总电流的三分之一，器件选型和散热压力都小很多。

典型的三相LLC有两种结构。一种是把三个单相LLC模块并联在一起，三个模块之间共用直流母线和输出端，用相移控制互相错开120°。这种结构的好处是设计风险低，每个模块都可以沿用成熟的单相设计经验；坏处是元器件数量多、体积优势不明显。

另一种结构是真正的三相拓扑，原边用三相全桥逆变器，输出接三相谐振网络，再到整流桥。这个方案磁性元件可以集成，体积显著缩小，但变压器的三相耦合关系、绕组间的漏感一致性更难控制，对磁设计能力要求更高。

4.2 相间均流与Y-Δ连接

三相LLC最头疼的问题就是均流。三个谐振回路的元件参数不可能完全一致，哪怕只有1%的Lr偏差，也会导致各相输出的电流差异变得明显，有的相发热快、有的相输出少，系统可靠性随之降低。

均流的解决方案通常是两种路线。无源方案是引入耦合电感或者采用对称绕组的集成磁件，利用磁路本身的均衡特性抑制电流偏差；有源方案是增加独立的相电流采样和占空比微调环路，让每相电流都有独立的闭环修正能力。

另一个容易忽略的问题是变压器绕组的连接方式。Y-Δ混合接法可以消除三次谐波磁动势，对三相整流输出的纹波抑制有帮助，但Δ接法会形成环流路径，对绕组一致性要求更高。我在一个实验项目中试过Y-Y和Y-Δ两种接法，Y-Δ的三次谐波减少确实明显，但初次上电时绕组间循环电流偏大，需要额外增加均流电感才压得住。

4.3 三相LLC的驱动与保护策略

三相LLC的控制芯片选择比单相少得多，目前主流做法是用一颗DSP或者FPGA做核心控制，发出六路PWM信号，每路之间按120°错开。死区时间的设定在三个半桥之间最好保持一致，否则三相电流会出现明显的相位偏差。

启动阶段是整个三相系统最容易出问题的地方。三相同时启动时，谐振电容的初始充电电流会很大，如果不加软启动，一次上电就可能把MOSFET打坏。我的做法是，启动时先让每一相独立地按频率斜坡从高到低扫描进入工作点，三相之间错开几个开关周期再依次投入，这样母线电流不会瞬间冲高。

保护方面，三相LLC比单相多一个维度：既要监测每一相的原边电流，防止某一相过流，也要监测各相电流之间的不平衡度。当三相电流差值超过设定阈值时，系统应当进入故障状态。我在设计监控逻辑时，会同时监测两个量：各相电流的独立峰值，以及三相电流的不平衡度，两者任一超限都触发保护。

5. 常见问题与排查技巧实录

5.1 故障速查表

把我在项目里遇到过的典型问题整理成一张速查表，方便大家直接对照排查：

5.2 两次亲历的“疑难杂症”

第一个案例是一个600W的LLC电源，满载时效率只有88%，频率和波形看起来都正常，但MOSFET温度明显偏高。我盯着波形看了很久，最后发现是驱动电阻选得太大，导致开关管的开关速度偏慢，米勒平台拖得太长，硬生生把ZVS拖成了部分硬开关。驱动电阻从22Ω降到4.7Ω之后，效率直接跳到93%。这件事让我记住了：ZVS不仅要“软”，开关过程本身也要“快”，驱动强度不够，软开关也会变成损耗刺客。

第二个案例是三相LLC样机做EMI预测试时，传导干扰超标严重。谐振电流波形看是正常的，噪声来源排查到最后，锁定在三相Y-Δ连接变压器中心点对地的高频共模路径。我加了共模电感，又在中心点对地之间并联了一个22nF的Y电容，干扰一下就压了下来。这个经验是：三相LLC的共模噪声路径比单相复杂，设计早期就应该把共模电感位置和Y电容预留好。

5.3 关于环路补偿的两个细节

LLC的环路增益在不同负载下变化幅度很大，轻载到满载，增益曲线右边的极点位置移动明显。所以我通常把穿越频率设计在fr的1/10到1/20之间，先用一个零点抵消输出电容的ESR零点，再用一个高频极点滤除开关噪声，相位裕度一般能维持在50°以上，动态响应不算快，但胜在稳定。

另外，LLC的环路增益是一个强非线性对象，光靠经典PID补偿在某些工况下会表现出明显的频率抖动。现在很多控制芯片支持混合控制模式，轻载用burst、中重载用PFM，中间衔接部分需要做平滑过渡，否则负载突变时输出电压会有明显的过冲。我这边的做法是，在burst切到PFM的边界处加了一个滞回窗口，宽度大约5%负载，切换过程实测不会出现输出电压跳变。

6. 一点设计工具与仿真心得

计算LLC参数的时候我一般先用Mathcad或者Excel搭一个参数表，把输入电压范围、输出电压、谐振频率、励磁电感比这些关键参数列清楚，先粗算一遍。粗算完成后再用仿真软件验证波形和增益曲线，最后回到实板调试。

仿真阶段重点关注三个内容：第一是满载、最低输入电压条件下，最低开关频率能不能保持在fm以上；第二是空载、最高输入电压条件下，最高开关频率是否超过芯片的FSW上限；第三是死区时间内谐振电流是否足够给Coss放电。这三个点只要有一个不满足，就应该回头调整Lr和Cr的取值，优先微调Lm。

仿真软件方面，LTspice、PSIM和Saber我用得比较多。LTspice免费、上手快，但磁性元件建模需要自己做等效电路；PSIM对电源环路分析友好，适合看增益和相位曲线；Saber的磁件模型最精细，代价是仿真时间较长。对多数工程师来说，LTspice配合合理的简化模型已经足够用了。

我个人的习惯是，仿真验证完之后，还会手动核算一遍最恶劣工况下的增益余量。看增益曲线时留意最高输入电压加最低负载时Gain的值是否低于0.8左右，最低输入电压加满载时Gain是否能达到目标的1.2以上。这层“最后一公里”的核算，帮我提前抓住过很多次方案中隐藏的风险。

调试LLC项目这么多年来，最大的体会是：这个拓扑对参数偏差和寄生效应非常敏感，方案的成败往往不在大方向，而在死区时间设置、谐振电感绕法、甚至是PCB布局里三四个毫米的走线长度这些不起眼的细节。建议刚入手的朋友不要一上来就追求极致效率，先按最稳妥的频段工作、用最保守的死区时间把整机跑稳，再一步步把效率压出来——我见过太多次因为一上来就想做到98%效率，结果频段选错、炸了几颗管子后重新回到原点的案例了。