企业官网建设流程全解析

大家有没有遇到过这种情况：辛辛苦苦按数据手册算好的匹配电路，仿真时输出功率就是上不去。我最近调试一块 2.14GHz 的 40W LDMOS 功放时就被这个问题卡了两天，原理图明明是按共轭匹配搭的，结果目标 46dBm 输出只到 44.5dBm，漏极效率掉到 40% 以下。后来回到 ADS2023，老老实实把 Load-Pull 从头走了一遍，才把输出功率和效率拉回正常区间。

这篇文章就把整个流程展开，从为什么非要做 Load-Pull、怎么在 ADS2023 里搭工程，到轮廓图怎么看、最佳阻抗怎么选、匹配网络怎么落地，再到制板前要复哪些盘，一次性讲透。内容按 40W 级 LDMOS 功放的常见设计场景来写，频率我这边定在 2.14GHz，供电 28V，静态工作点按 Class AB 设置。不管你是刚接触射频功放的学生，还是从低功率模块转到高功率 PA 的工程师，这套流程都能直接参考。

1. 为什么 40W LDMOS 功放必须先做 Load-Pull

1.1 一上来就“算匹配”为什么行不通

很多人在低噪声放大器或者小信号驱动级里习惯了“S 参数共轭匹配”的思路，觉得只要拿到管子的 S 参数，把源阻抗和负载阻抗都共轭到 50Ω，增益和驻波就对了。这个思路在小信号下没问题，但在功率放大器里基本不成立。

功放工作在大信号状态，晶体管内部不再是线性小信号模型可以描述的。漏极电流会削顶、跨导会随电压摆动变化、封装寄生参数也会在强激励下产生更明显的影响。此时让输出功率最大、效率最高的负载阻抗，并不是小信号 S 参数意义上的“共轭匹配点”，而是由负载线理论决定的一个低阻值。简单说，晶体管更像一个受控电流源，最佳负载阻抗大约可以看成：

RL ≈ (Vds - Vk) / (Imax / 2)

其中 Vds 是漏极电压，Vk 是膝点电压，Imax 是最大漏极电流。实际用 28V 供电的 LDMOS 算出来，最佳负载通常只有几欧姆到十几欧姆，远不是 50Ω。

但上面这个负载线公式只是一个粗略起点，它没有把封装引线电感、管壳电容、芯片内部热效应对大信号工作的影响全部考虑进去。尤其 40W LDMOS 这种大功率管，封装寄生参数相当可观，单纯靠理论公式和 S 参数去反推最佳负载，误差会非常大。Load-Pull 的思路则简单粗暴：直接在管脚平面反复扫描源阻抗和负载阻抗，测出每一种阻抗组合下放大器实际能给出多大的输出功率和效率，画成等高线图，然后从中找“最优工作点”。

1.2 LDMOS 这类管子为什么特别适合用 Load-Pull 来定阻抗

LDMOS 是横向扩散金属氧化物半导体，这些年在中大功率射频领域一直很能打。它的漏极耐压高，28V 甚至 32V 供电都很成熟，线性度不错，增益也够用，价格比 GaN 便宜不少。尤其是在 40W 这个级别，LDMOS 的方案非常成熟，大量设备里用的都是这类管子。

但 LDMOS 有个特点：输入输出阻抗都很低，而且封装带来的寄生比较明显。你拿网分去测裸管管脚，看到的是一个低阻、带有较大容性电抗的端口，直接拿这个阻抗做 50Ω 匹配会很痛苦。Load-Pull 可以把封装寄生的影响“一锅端”反映到轮廓图上，给出来的最佳阻抗就是管脚平面真正要匹配的目标，这就省掉了很多“先估算封装寄生、再反推芯片阻抗”的麻烦。

有人可能会问，为什么不用 GaN？GaN 的效率确实更漂亮，宽带能力也强，但成本高，栅极驱动要求也更严格。40W 这个功率档，如果用线性 AB 类功放，LDMOS 的设计余量大、调试宽容度好，你就算匹配网络稍微偏一点，输出功率掉的幅度也比 GaN 管柔和。对于第一次做中大功率功放的人来说，LDMOS 是很合适的上手选择。

至于热词里常提到的 Doherty、E 类功放，那是后续为效率或回退性能做的拓扑优化。E 类属于开关类功放，对谐波负载、驱动波形要求都很严格，LDMOS 也能做但调试难度高很多。作为入门和工程落地，先把 AB 类线性功放配合 Load-Pull 的设计流程跑通，再去做那些高级架构会更稳。

1.3 仿真 Load-Pull 和实测 Load-Pull 怎么取舍

Load-Pull 分实测和仿真两条路。实测需要用机械阻抗调谐器或者有源调谐器，把几十瓦甚至上百瓦的功率送进管子，再分别调节输入和输出阻抗，一套系统贵且校准麻烦。仿真 Load-Pull 则是用厂家提供的大信号模型，在 ADS2023 里把源阻抗和负载阻抗做成扫描变量，一次性算出整个轮廓图。

我的建议是：初期方案选型和第一版 PCB 设计，直接用仿真 Load-Pull 确定初值；样机回来后再用调试时的微带微调、可调电容等手段，把实际工作点修正到仿真预期的位置。仿真 Load-Pull 虽然依赖模型的准确性，但胜在速度快、成本低、可重复，而且能直接观测到某个阻抗点上的频谱、波形和各项性能指标，这对理解管子行为非常有帮助。

2. ADS2023 里的 Load-Pull 工程搭建：从零到几百个仿真点

2.1 器件模型准备：没有 PDK 也能开工

在 ADS2023 里做 Load-Pull，第一件事是把管子的模型准备好。LDMOS 厂商通常会提供大信号模型文件，可能是 .lib、.mdl 或者压缩包形式的 DesignKit。把这个文件放到 ADS 工程目录下，在原理图的 Component Library 里加载对应模型库即可。

我用的管子是某厂家的 2.14GHz 40W LDMOS，手册给出的典型工作条件是漏极电压 28V，静态漏极电流 250mA 左右。厂家提供了大信号模型，里面带有热节点，仿真的温度效应会更接近实际。如果手头没有官方模型，也可以去厂商官网上找同系列公开模型，但要注意核对封装类型和功率等级，不能拿小功率管模型硬套。

需要特别提醒：有些刚上手的同学会拿 S2P 文件当模型 Load-Pull，这是不行的。S2P 是小信号参数，它描述的只是某个固定偏置点下的线性特性，不包含大信号压缩、谐波产生和热效应。用 S2P 文件做 Load-Pull，仿真出来的“最大功率”完全不可信。所以无论如何都要优先找大信号模型，找不到就老老实实实测。

2.2 模板选择与测试台结构

ADS2023 里内置了 Load-Pull 设计向导，路径一般在 DesignGuide 菜单下的 Load Pull 分类里。我习惯用 Load-Pull with Harmonic Tuning 这个模板，它可以同时控制基波、二次谐波和三次谐波的负载阻抗，比较适合功放设计。

模板生成后，原理图里会自动搭好一个测试台。这个测试台的核心结构是：一个 P_1Tone 功率源、DUT 晶体管、源阻抗和负载阻抗的可调变量、输出功率和效率的探针。负载端通常是用一个反射系数变量 ΓL 来表示任意阻抗，再转成实际的端口阻抗。你需要搞清楚的是这个模板里哪些变量是频率、哪些变量是偏置、哪些变量是扫描阻抗，不要直接乱改。

新手容易犯的错是把所有参数都塞进同一个 VAR 里，导致仿真器扫描时变量冲突。我给自己的工程定了几个分区：偏置变量一个 VAR，射频测试条件一个 VAR，Load-Pull 扫描变量一个 VAR，源牵引扫描变量单独一个 VAR。这样后续想换频率、换偏置、换扫描范围，只需要改对应区域，不会互相干扰。

2.3 关键变量设置：频率、输入功率、扫描栅格、偏置点

我把这次设计的关键参数列在下面，可以对照着抄进自己的工程：

关于 Vgs 和 Icq，这里有一个非常容易踩的坑。LDMOS 的栅极电压和静态电流关系比较陡，Vgs 变化 0.1V，Icq 可能从几十毫安变成几百毫安。所以不要直接拍脑袋设“Vgs=3.0V”，而是应该先在 ADS 里做一次 DC 仿真，扫描 Vgs，观察 Icq 到 250mA 左右时的实际电压，再用这个电压值去跑 Load-Pull。

Pin 的选择也要说一句。40W 管子的饱和输出功率并不是 40W 等于 46dBm 就正好卡在 P1dB 上。LDMOS 在 28V 供电下，通常会留一点功率余量，比如输出 P1dB 在 46.5dBm 到 47dBm。Load-Pull 扫描时输入功率选 27~28dBm，可以观察到接近 1dB 压缩点的性能。如果 Pin 选得太低，得到的最大功率点还停留在线性区，这个阻抗点和实际饱和输出时的最佳点会有偏移。

2.4 启动扫描与仿真报错排查

设置完变量，直接运行 Load-Pull 仿真。仿真器会按你设定的反射系数网格，从最小幅度到最大幅度、从 0° 到 360° 轮流扫描，每一组阻抗都跑一次谐波平衡。我这次在普通办公电脑上跑了 21×21 个点，单音激励，5 阶谐波，大约花了十来分钟。如果模型很复杂或者网格加密到 0.025 步进，半小时也是正常的。

第一次跑通不一定顺利，最常见的报错是某个阻抗点不收敛。遇到这种情况，先不要急着全套重跑，先把 Pin 降低 1~2dBm，或者把谐波阶数从 5 降到 3，看是否还报错。如果收敛了，说明是某些低阻点导致数值振荡。还可以尝试在晶体管输入端串联一个几十欧姆的小电阻，这个电阻只是辅助收敛，不会影响最终轮廓图里最佳阻抗点的位置，但会让仿真稳定很多。

另外要留意模板里有没有“Source Step”或者“Sweep Type”的选项。有些模板默认用 Newton 迭代，有些默认用 Krylov，遇到不收敛可以切换一下。ADS2023 新版本在谐波平衡求解器上优化了不少，一般这类中等规模 Load-Pull 扫描很少真正卡死，多数是模型库没加载好或者变量引用错误。

3. 结果怎么看：从一堆轮廓线里选出能用的阻抗点

3.1 等输出功率圆、等效率圆与各自形状的含义

Data Display 窗口会自动生成 Load-Pull 轮廓图。横纵坐标通常是复数反射系数的实部和虚部，图上会有很多同心圆和彩色等高线。功率等高线把输出功率相同的点连成圈，效率等高线则把效率相同的点连成圈。

看这些等高线的时候，记住一个原则：圆心或者峰值区域通常是最大点，离峰值越远性能越差。如果某个区域等高线非常密，说明这个管子对阻抗变化非常敏感，阻抗稍微偏一点，功率或者效率就会掉很多。这时候你在设计匹配网络和预估加工公差时就要更小心，因为 PCB 微带线的加工误差、电容容差都会让实际工作点偏离仿真点。

我这次仿真出来的负载牵引轮廓图里，最大输出功率点对应的负载阻抗大概是 Zload = 3.2 + j2.8Ω，而最大效率点对应的是 Zload = 4.5 + j1.5Ω。两个点并不重合，这就是典型的大信号压点和效率点分离现象。如果只看功率不看效率，做出来的功放开机很热；如果只看效率不看功率，又可能达不到 40W 的指标。

3.2 选点原则：功率点、效率点和 P1dB 点的关系

选点不能只看某一个轮廓图上的“山顶”，要把输出功率、PAE、增益放在一起权衡。我通常按以下顺序来挑：

1. 先圈定输出功率不低于 46dBm 的区域。
2. 在这个区域内，找漏极效率最高或 PAE 最高的点。
3. 再看该点上的增益和平坦度，如果增益掉得太多，就调整选点方向。
4. 最后考虑驻波比和稳定性预测，综合判断。

下表是这次仿真中三个候选点的对比，可以直观看出为什么要选折中点：

这里要特别强调，如果你的功放要传调制信号，不能只看单音 Load-Pull 的最大点。调制信号有较高的峰均比，实际工作点通常会从峰值功率回退到平均功率。你希望回退区间的 AM-AM 和 AM-PM 尽量平坦，所以负载阻抗往往要稍微偏向小信号方向。具体选法可以用 ADS 里的多音仿真或调制信号仿真，把选好的负载点代入再看 EVM 和 ACLR。

3.3 源牵引与负载牵引的迭代流程

很多初学者只做负载牵引，不做源牵引，这是不够的。输入端的源阻抗也会影响增益、线性度和稳定性，甚至会影响输出端看到的等效阻抗。标准流程是先固定源阻抗为 50Ω，做一轮负载牵引，找到 Zload_1；然后把负载固定成 Zload_1，再做一轮源牵引，找到 Zsrc_1；之后再固定 Zsrc_1，重新做负载牵引，看 Zload_2 和 Zload_1 差距大不大。

一般第二次迭代出来后，Zload 的变化就比较小了。如果两次迭代的负载阻抗差很多，说明管子内部反馈比较强，还要再迭代一轮。最终我留下的两个目标是：

• 最佳源阻抗 Zsrc_opt = 2.5 - j3.0Ω
• 最佳负载阻抗 Zload_opt = 3.8 + j2.2Ω

这两个值都是在管脚平面量到的，匹配网络就要从这里开始往 50Ω 方向做。

4. 从最佳阻抗到匹配网络：Smith Chart 实操思路

4.1 目标阻抗与微带线/集总元件的转化

拿到 Zload_opt 和 Zsrc_opt 后，匹配网络设计的起点就清楚了。输出端要从 50Ω 变换到 3.8 + j2.2Ω，输入端要从 50Ω 变换到 2.5 - j3.0Ω。注意这是一个低阻到 50Ω 的高变换比匹配，单节 L 型网络往往带宽不足，Q 值太高会导致损耗和敏感度上升，所以通常要用两节或者三节匹配。

在 ADS2023 里打开 Smith Chart Utility，把源端设成 50Ω，负载端设成目标阻抗，工具会自动给出串并联电感和电容的组合。你可以把理想集总元件换成微带线模型。2.14GHz 这个频段，输出匹配我倾向于用微带线加隔直电容，因为微带线的损耗比大电感小，加工精度也容易控制。

举个简单例子：输出匹配可以从管脚先经过一小段高阻抗微带线把低阻拉起来，再并一个开路短路枝节调整虚部，然后用一段四分之一波长左右的微带线变换到 50Ω。这些微带线的宽度和长度，ADS 里的 LineCalc 或者传输线计算工具可以直接算。记得把板材参数设对，包括介电常数、板厚和铜箔粗糙度，不然仿真和实物会差很多。

4.2 输出匹配：低 Q 值宽带与高效率的折中

输出匹配网络直接影响输出功率和效率，它的损耗是“直接扣在效率上的”。匹配网络每多 0.3dB 损耗，PA 的漏极效率可能就掉三到四个百分点。所以在设计输出匹配时，我尽量少用电感，特别是高阻值的绕线电感，优先用微带线和低损耗电容。

还有一个容易被忽略的点：匹配网络在工作频带外可能呈现对谐波不利的阻抗。LDMOS 功放效率不高，很大一部分是因为二次谐波能量被白白的消耗在晶体管内部。你可以从 Load-Pull 结果里看看二次谐波的最佳负载在什么位置，然后在输出匹配网络里加一个对二次谐波呈短路（或合适高阻）的枝节。这个枝节通常在四分之一波长处对 2fo 形成短路，不影响基波匹配。

带宽方面，纯高 Q 值匹配网络会让窄带功放很难调试。40W 功放如果是单频点应用，窄带还没关系；如果有几十兆赫带宽要求，就要用双节匹配牺牲一点理想损耗换取带宽。仿真时把 S 参数和 HB 仿真联合起来看，确认在频带边缘输出功率和效率都不至于掉太多。

4.3 输入匹配与增益平坦度、稳定性的联动

输入匹配的目标不只是把回波调好，还要兼顾稳定性和增益平坦度。LDMOS 的输入端同样是很低的阻抗，用高 Q 匹配网络可以得到很好的回波，但也容易让增益在带内起伏很大，甚至引发不稳定。

我的做法是在输入匹配网络里保留一个几十欧姆的并联电阻到地，形成一个有损网络。这个电阻会吃掉一点点输入功率，但能显著压低低频增益，提升稳定性。对于 AB 类功放，输入端的阻尼电阻几乎是一种标准做法，代价是 0.5~1dB 的增益，换来的是不被低频自激折腾到半夜。

输入偏置馈电也需要同步处理。LDMOS 栅极偏置电流很小，但偏置走线上的射频泄漏会改变实际偏置点，使静态电流异常。栅极馈电一般用四分之一波长高阻微带线，末端加多个去耦电容到地。这里要注意，高阻微带线在带外并不总是“高阻”，所以在仿真里把偏置网络完整建进去，不要只在管脚加一个理想电压源，否则稳定性分析会失真。

有人会提到沃尔曼（Cascode）结构，其实 LDMOS 的共源极电路本身耐压和隔离度已经足够，很少需要再做共源共栅。Cascode 主要用于提高输出阻抗和带宽，或者用来降低米勒效应，但代价是供电和偏置更复杂。40W 这个场景没必要。

5. 整机验证：谐波平衡仿真与制板前的检查清单

5.1 把 Load-Pull 环节替换成真实匹配网络再仿真

确定了匹配网络拓扑后，不要直接画板，也不要在 Load-Pull 测试台里继续改。我习惯新开一个原理图，把 50Ω 源、输入匹配网络、LDMOS 管、输出匹配网络、50Ω 负载完整串起来，做成一个独立的放大链路。

这个完整链路里，用谐波平衡仿真去扫描输入功率，从 20dBm 一直扫到 30dBm，观察输出功率、增益、PAE、输入回波这些参数随功率变化的曲线。重点看 27~28dBm 输入时，输出功率是否在 46dBm 附近，PAE 是否和 Load-Pull 轮廓点预测的差不多。如果差得很多，一般不是匹配网络拓扑错了，而是匹配网络里某个元件引入了额外损耗，或者微带线模型没有把不连续效应算进去。

完整链路仿真还能暴露一个问题：输入匹配网络对源牵引结果的重现程度。源牵引是在理想源阻抗下做的，但你的完整链路里，输入匹配网络把 50Ω 变换到某个阻抗，这个阻抗未必刚好等于 Zsrc_opt。如果输入回波很好，但增益比预期低，往往是因为实际源阻抗偏了，此时要在匹配网络里调整串联枝节，而不是一味加增益补偿。

5.2 稳定性分析：K 因子、mu 因子与偏置网络振荡

整机功率仿真的稳定性分析一定要做。很多功放调试时自激，根源不是主放大管本身，而是偏置网络或者馈电网络在带外形成了不期望的反馈路径。用 ADS 里的稳定因子探针，把仿真频率范围设宽一点，从 100kHz 扫到 10GHz，检查 K 因子是否大于 1、mu 因子是否大于 1。

LDMOS 在低频段增益很高，偏置网络里的旁路电容和馈电线容易构成谐振回路，只要有一点正反馈就振荡。我之前遇到过一次 2MHz 附近的自激，输出波形上有一个明显低频包络，把电源电压都拉动了。后来在栅极偏置线路里加了一个 RC 并联网络，也就是串联一个小电阻、在电阻后并联一个小电容，破坏低频谐振条件，问题才消失。

如果你发现带内 K 因子小于 1，也不要马上加很大的电阻去压，那样会把增益和效率一起毁掉。先看仿真里那个频率点的失稳位置，是在输入端还是输出端，再针对性地加阻尼电阻。稳定性和稳定性匹配是功放设计里最磨人的部分，没有捷径，只能一个频点一个频点查。

5.3 偏置馈电、谐波抑制、版图寄生这些细节

完整链路仿真通过后，进入版图之前还有几个工程细节需要提前处理：

• 漏极馈电：40W 功放在 28V 供电下，平均漏极电流接近 1.5A，峰值电流更大。漏极偏置微带线不能太窄，否则直流压降和电迁移都会出问题。馈电点应通过四分之一波长微带线接入主传输线，末端用 100pF、10nF、1uF 多颗电容并联去耦。
• 栅极馈电：电流小，可以用高阻微带线，但不要忽略低频稳定性，RC 阻尼网络尽量放在靠近管脚的位置。
• 谐波抑制：在输出匹配后再加一节低通形式的微带结构，能进一步压低二次、三次谐波。不要只依赖管子本身的谐波特性，否则实测频谱很容易超标。
• 版图寄生：ADS2023 可以导入版图做电磁仿真，即使不做全波仿真，至少也要在原理图里把微带线 T 型接头、拐角、过孔模型带上。高频大功率下，过孔电感和拐角不连续都会让实际最佳频率偏移几十兆赫。

5.4 热、供电和可测性的联合考虑

制板前别忘了热设计。40W 输出功率，漏极效率按 55% 算，直流输入功率大约 73W，热耗散大约 33W。LDMOS 的热阻通常在 0.3~0.5°C/W 之间，理想散热条件下结温和管壳温差能控制在 15°C 以内，但实际装配如果散热片不够、接触面导热硅脂没涂好，温差轻松超过 30°C。仿真时把热温度设为 85°C 左右去验证输出功率下降幅度，更贴近真实工作环境。

供电方面，漏极电压的纹波会直接影响功放的 AM 特性。多级去耦电容一定要放在靠近漏极馈电的位置，电容的介质和电压等级也要选好，28V 供电至少用 50V 耐压的瓷片电容，避免电容击穿。

还要为调试留出可测性：输入输出端各加一小段 50Ω 微带线，方便用网络分析仪测驻波；在匹配网络的关键节点预留 0Ω 电阻或焊盘位置，方便调试时切断某一段匹配网络做测试。很多人画板时把电路压得很紧凑，结果测试探针没地方放，这是很低级但很常见的失误。

6. 整个过程中的坑和几个实在建议

6.1 三个容易翻车的设置细节

第一，扫描范围太密不一定好。Load-Pull 轮廓图虽然越密越精细，但仿真时间和不收敛概率也直线上升。初学者建议先用 9×9 的稀疏网格跑通，确认管子模型、偏置点、频率都没问题，再加密到 21×21 甚至更高。一上来就放 0.02 步进去跑几百个点，一旦哪一步报错重来，非常浪费时间。

第二，Pin 设置不要离压缩点太远。如果 Pin 只有 15dBm，Load-Pull 出来的“最大功率点”其实是线性区的最佳负载，跟 40W 应用的饱和工作点差别很大。仿真的目的是找大信号状态下的最优阻抗，所以 Pin 必须接近实际激励电平，至少要到达输出功率压缩区。

第三，不要忽略源牵引。只做负载牵引、源端拿 50Ω 硬顶，做出来的增益会偏低，且源阻抗不理想会导致整个最优负载偏移。我的经验是源牵引至少做一次，迭代一次负载牵引，两者互相验证，最终结果才可靠。

6.2 我建议的仿真时间与精度平衡策略

在设计进度紧张的情况下，我习惯按下面这套策略跑：

1. 先用稀疏网格、3 阶谐波、单音激励快速跑一遍 Load-Pull，拿到初步轮廓，判断器件特性区域。
2. 根据初步结果缩小扫描范围，在最大功率点附近加密网格，把步进减小到 0.03 左右，精确读取 Zload_opt 和 Zsrc_opt。
3. 用得到的阻抗点搭完整功放链路，扫描 Pin，观察 Pout、PAE、增益曲线，确认各项工作指标。
4. 做一次包含真实偏置网络的稳定性扫描，从低频到高频全面检查。
5. 最后把理想电容电感替换成具体型号的模型，再仿真一次。

这套流程每一步都有明确目的，不会一上来就做一次超大规模仿真。如果你的电脑配置不高，记住 Load-Pull 扫描点多少不是最重要的，关键是选中目标区域后能不能精确锁定最佳点。

6.3 拿到工程文件后怎么改

很多朋友问我要工程文件，我这里统一说一下结构。完整的工程里通常包含四个子工程：LoadPull_prj 用来做负载牵引，SourcePull_prj 用来做源牵引，Match_prj 用来做匹配网络设计和 Smith Chart 演化，HB_Full_prj 是最终完整链路谐波平衡仿真。我的变量表都按区域分好了，只要按前文表格把你的频率、偏置、目标功率、板材参数替换进去，就能重新跑出接近的结果。

但要强调一点：不要直接照抄某个固定型号的负载阻抗，然后画板。不同厂家的 LDMOS 封装、内匹配、热阻都不一样，别人仿真出的 3.8+j2.2Ω 换一只管子可能就变成 2.5+j1.5Ω。Load-Pull 的价值就是让你自己找到手上这只管子真正的最佳点，所以哪怕工程文件放在面前，该跑的仿真还是要自己跑一遍。

最后再分享一个技巧：每次跑完一轮 Load-Pull，把最佳阻抗点和对应的输出功率、效率、增益记到 Excel 里。不同频率、不同电压、不同静态电流的对比数据积累多了，你就能慢慢摸清这一类 LDMOS 管的阻抗变化规律。以后再做类似功率等级的功放，即使不仿真也能快速估算匹配范围，这就是经验的价值。