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把NEXYS A7上Microblaze软核的板载QSPI Flash读写速度拉起来，这件事我折腾了差不多两天。最开始用的是Vitis里现成的BSP驱动，读1MB数据竟然要500多毫秒，写1MB更是夸张，一条写链路下来能等出急性子。后来从硬件IP配置一路查到驱动层，把SPI时钟、Quad模式、DMA通道以及页编程的流程策略逐个调了一遍，最终读性能提升了一个数量级，写性能也翻了几倍。这篇就把整个优化过程、踩坑和最终能直接参考的驱动设计完整还原出来，给在FPGA上跑软核并且需要频繁读写NOR Flash的朋友做个参考。

1. 项目背景与优化思路拆解

1.1 先看懂NEXYS A7的Flash硬件底细

NEXYS A7开发板配套的FPGA根据版本不同，常见是xc7a100t或者xc7a35t，二者都挂了一片128Mb（16MB）的Quad-SPI NOR Flash，具体型号大多是Micron N25Q128，部分批次是ISSI IS25LP128。这片Flash通过SPI接口连接FPGA，板级原理图上可以看到SCK、CSn、DQ0-DQ3共6根核心信号，和Artix-7的配置Bank直接相连。

N25Q128这类QSPI NOR Flash有几个和性能强相关的参数，做优化前必须搞清楚：

这里的核心结论是：NOR Flash的读性能受限于SPI时钟和线宽，写性能受限于内部编程和擦除的物理时间。写性能那个限制是Flash器件本身的物理客观瓶颈，再怎么写代码也不可能绕过；而读性能则可以通过提高时钟、使用Quad模式、加DMA等手段实打实地提上去。

我为什么要强调这点？因为很多人一开始就把优化重点放在“修改驱动代码里的循环延时”上，结果读还是慢、写还是慢。真正的原因早就不在软件层，而在传输通道的配置上。NEXYS A7的Flash虽然叫“板载Flash”，但默认工程里并没有把它配置到高性能状态，硬件工程师如果不动IP参数，Vitis自动生成的BSP也只会按最保守的路径跑。

1.2 默认读写慢在哪：从软核到Flash的一条完整链路

Microblaze访问板载Flash的路径大致是：CPU通过AXI总线访问AXI Quad SPI控制器，控制器把AXI操作翻译成SPI时序，再经过DQ线到达Flash。这条路里的每一个环节都可能成为性能瓶颈，而且它们之间是串联关系，任何一个卡住，整条链路就快不了。

默认Vivado创建工程时，如果只是拖了个AXI Quad SPI IP并让它跑在Standard模式下，SPI时钟分频通常按比较保守的配置来，比如100MHz系统时钟分到十几兆甚至更低，同时走的是单bit的Standard SPI协议。这个组合下的理论瓶颈就是SPI时钟本身，和CPU主频完全没关系。另一个容易被忽略的点是，BSP自带的xilflash和xilisf库为了移植方便，大量使用寄存器轮询模式，一次页编程发起后CPU就在那边等状态寄存器里的WIP位，等到花都谢了。

所以，性能优化的全局思路，我总结成四个动作：

• 把SPI时钟拉到Flash规格允许的范围内。
• 把协议从单bit的Standard切到4bit的Quad模式。
• 用DMA把CPU从逐字节搬运中解放出来。
• 在软件流程上消除无谓的轮询等待和重复擦除。

这四个动作从硬件到软件依次展开，也对应本文后面几个章节。如果你手上不是NEXYS A7，而是其他Artix-7板卡，只要板载Flash是QSPI NOR，这套思路同样适用，只是引脚约束和Flash型号需要按实际板卡调整。

2. 基线测试：先把当前性能摸清楚

2.1 搭建Microblaze最小测试工程

在动手优化之前，我搭了一个尽量简单的硬件平台做基准测试，避免其他外设干扰结论。我用的是Vivado 2024.2，硬件工程组成如下：

• Microblaze软核，主频100MHz，开启I-Cache和D-Cache，各16KB。
• AXI Interconnect，用于连接各外设。
• AXI Quad SPI IP，选择Quad模式，基础时钟连接100MHz，使能FIFO，预留DMA接口。
• AXI UART Lite，串口打印测试数据。
• AXI Timer，作为计时基准。
• Processor System Reset模块和Clock模块。

这里有一个特别值得注意的点：AXI Quad SPI IP在配置时有两种模式选项，Standard SPI和Quad SPI，它们对应的IP引脚数量不同。如果一开始选了Standard，后面即使软件里发Quad命令也是白搭，因为DQ2/DQ3引脚根本没引出来。所以从一开始就要选Quad模式，不要图省事。

约束文件方面，参考NEXYS A7的官方master XDC即可，重点是把QSPI的SCK、CS、DQ0到DQ3约束到固定引脚上，并且添加适当的IOSTANDARD。如果不清楚具体引脚，去Digilent官方的约束文件里搜QSPI，全部抄过来就好。这里的小坑是，有些板卡Flash的CS引脚命名和XDC里的名字不完全一致，遇到编译报错就逐个对照原理图。

2.2 用C代码测出优化前的真实数据

硬件工程导出到Vitis之后，我写了一段计时测试代码。核心逻辑很直接：先发RDID（0x9F）确认Flash在位，然后分别做四件测量：读4KB、写4KB、擦除64KB块、擦除后再读回校验。计时用XTime，精度换算成毫秒输出。

这里给出一个简化的测试函数骨架：

#include "xil_printf.h" #include "xil_time.h" #include "xqspips.h" #include "xqspips_hw.h" static XQspiPs QspiInstance; int FlashReadID(u8 *id) { u8 cmd[4] = {0x9F, 0x00, 0x00, 0x00}; u8 rx[4] = {0}; XQspiPs_Transfer(&QspiInstance, cmd, rx, 4); id[0] = rx[1]; id[1] = rx[2]; id[2] = rx[3]; return 0; } u32 ReadTest(u32 addr, u8 *buf, u32 len) { // 通过读命令将Flash内容读到buf // 包括CS拉低、发送Read命令、地址、连续读len字节、CS拉高 return len; } u32 WriteTest(u32 addr, u8 *buf, u32 len) { // 按256B页循环：Write Enable -> Page Program -> Wait WIP return len; } void BaselineTest(void) { u32 tStart, tEnd, diff; u8 rd[256], wr[256]; memset(wr, 0xA5, sizeof(wr)); XTime_GetTime(&tStart); WriteTest(0x000000, wr, 4096); XTime_GetTime(&tEnd); diff = (tEnd - tStart) / (COUNTS_PER_SECOND / 1000); xil_printf("Write 4KB: %d ms\r\n", diff); XTime_GetTime(&tStart); ReadTest(0x000000, rd, 4096); XTime_GetTime(&tEnd); diff = (tEnd - tStart) / (COUNTS_PER_SECOND / 1000); xil_printf("Read 4KB: %d ms\r\n", diff); }

注意，这里的ReadTest和WriteTest是示意性伪代码，真实工程里还需要把XQspiPs的配置、CS控制、命令字以及状态等待全部补全。重点是计时方法：用同一个时钟源，在不同优化阶段跑同一段数据量，这样对比才有说服力。我实际测得基线数据大概如下：

这组数据就是后续所有优化的起点。看到这里大家应该能明白，当时读1MB数据要300多毫秒，确实不符合对“板载Flash”的直觉预期，所以必须动手改。

3. 瓶颈定位：一条链路逐个环节查

3.1 Flash控制器端：时钟、位宽与FIFO的连锁影响

先看控制器侧。在AXI Quad SPI IP里，SCK时钟由AXI Full时钟（我这里设的是100MHz）经过分频寄存器得到。当BSP默认把分频设置成8分频甚至16分频时，SCK就只有6.25MHz到12.5MHz。如果你再配合Standard模式，那每个SCK周期只在DQ0上传1bit数据，1MB数据需要约800万个SCK周期，仅传输状态这一层的开销就决定了它不可能快。

换成Quad模式之后，每个SCK周期最多可以传4bit，如果同时把SCK提高到50MHz，理论上读吞吐就是25MB/s量级。这是一个巨大的变化，也是我后来实测读性能能够从2.9MB/s拉到20MB/s以上的直接原因。

FIFO深度的影响也不容小觑。AXI Quad SPI IP默认的FIFO是16字节，当CPU不使用DMA、只靠PIO模式读写时，每填满16字节就要做一次AXI总线访问，如果还要在命令模式下逐字节处理，CPU会被频繁打断。这时候访问8KB甚至更大的数据块，总线上的交互次数非常可观，驱动层哪怕只是多几行循环判断，累计起来都是肉眼可见的延时。

关键计算：以25MB/s目标反推，50MHz SCK、Quad模式下每个字节需要2个SCK周期（4bit/周期），即传输1字节耗时0.04us，要喂饱这个速度，CPU至少每0.64us要往FIFO塞16字节。如果CPU一边在等状态位一边还要搬运数据，很容易就掉速。所以控制器侧的优化组合拳必须是Quad模式加高SCK，再加DMA。

3.2 软件驱动端：命令模式下的轮询与等待

再来看软件侧。默认BSP的Flash驱动整体上是面向通用性的：它要确保各种Flash型号都能跑，于是命令处理上非常保守，每个页编程操作都严格经历一遍：

• 发送Write Enable（0x06）。
• 发送Page Program（0x02），带地址和数据。
• 不断读取Status Register（0x05）检查WIP位，直到编程完成。

这个流程本身没有错，但问题出在第三步。Flash页编程的典型时间是0.3到0.7ms，在等待期间CPU没有任何其他可做的工作，只能死等。写1MB数据至少要组合2018次页编程，假设每次等待平均0.5ms，那光是等WIP就要1秒。加上每页之间的命令帧开销和CS翻转，最终测到的130KB/s也就说得通了。

类似的问题在擦除时更明显。64KB块擦除的典型时间是0.3到1s，驱动在等待擦除完成时会把整个CPU挂住。如果业务里需要频繁擦写，这种同步等待的设计在响应性上完全不可接受。

软件侧优化其实只有几个方向：一是减少等待点，比如把多个页编程命令连续下发后用一次长轮询来代替每页轮询；二是把等待时间藏到后台去，比如一边擦除一边让CPU去做别的事；三是用DMA直接搬运数据块，减少CPU的逐字节介入。这三者在实际工程里可以组合使用，但不建议一上来就全上，先量化再改，出了问题也好定位。

3.3 各因素影响量化

为了让优化顺序更清晰，我单独隔离了不同因素做了对比测试：

注意，Quad加DMA和Quad不加DMA的读速率接近，是因为SPI通道已经接近物理极限，DMA的主要优势其实是释放CPU占用。如果是做状态机复杂的实时系统，CPU占用率降低带来的价值，比那零点几MB/s的吞吐提升重要得多。写操作方面，DMA带来的差异更多体现在命令帧间隙的利用效率上，后面会展开。

4. 核心优化方案与实操实现

4.1 第一步：把SPI时钟和Quad模式打开

这个改动在硬件层和驱动代码层都要做。

硬件层，在Block Design里双击AXI Quad SPI IP，把Mode改成Quad SPI，并且把参考时钟选成100MHz。片选数保持默认1个即可。注意，如果IP配置界面里没有显示DMA相关选项，需要勾选Enable DMA Interface，这会暴露一个AXI Stream接口，用来和AXI DMA连接。如果后续想用DMA方式做大批量读写，这一步不能省。

如果是纯PIO方式，也可以不连DMA，但改完Quad模式后，需要重新生成Bitstream并导出硬件配置到Vitis。

驱动层，初始化时用XQspiPs_SetClkPrescaler把分频系数设置到合适档位。比如想让SCK接近50MHz，在100MHz输入下分频2即可得到50MHz。不同驱动库对分频寄存器的叫法略有差异，关键是理解这个换算关系：实际SCK等于AXI时钟除以分频系数。

初始化核心代码：

int QspiInit(void) { XQspiPs_Config *cfg; cfg = XQspiPs_LookupConfig(XPAR_AXI_QUAD_SPI_0_DEVICE_ID); if (!cfg) return -1; XQspiPs_CfgInitialize(&QspiInstance, cfg, cfg->BaseAddress); // 设置为主模式、8bit帧长度 u32 options = XQSPIPS_MASTER_MODE | XQSPIPS_FRAME_SIZE_8_BITS; XQspiPs_SetOptions(&QspiInstance, options); // SCK分频：100MHz / 2 = 50MHz XQspiPs_SetClkPrescaler(&QspiInstance, XQSPIPS_CLK_PRESCALE_2); // 使能 XQspiPs_Enable(&QspiInstance); return 0; }

改完这一项后，顺序读性能已经能从2.9MB/s跳到10MB/s左右。Quad模式下数据线从1根变成4根，读吞吐理论上翻4倍。这里唯一的坑是Flash本身是否支持Quad读命令，N25Q128和IS25LP128都是支持的，所以不需要额外担心。但如果你用的是老款Flash或者兼容型号，建议先查一下数据手册里的命令表。

4.2 第二步：用DMA把CPU从传输中解放出来

当数据量超过几十KB级别，PIO模式的瓶颈就从SPI时钟转移到了CPU搬运速度。这时候需要启用DMA。

在Block Design中，AXI Quad SPI的QSPI_DMA接口连接到一个AXI DMA IP：MM2S通道往SPI FIFO喂数据，S2MM通道从SPI FIFO取数据。接着在Vitis中同时使用XQspiPs和XQspiDma两个驱动。需要说明的是，AXI Quad SPI内部集成的DMA接口本质上是AXI Stream，必须经由外部AXI DMA做Stream到Memory Map的转换，所以Block Design里不能少这个IP。

DMA读的大致流程：

int QspiDmaRead(u32 addr, u8 *buf, u32 len) { // 1. 构造Flash读命令和地址，先通过XQspiPs发送到FIFO // 2. 启动S2MM通道，让AXI DMA接收来自SPI FIFO的数据 // 3. 等待DMA完成中断或轮询完成标志 // 4. 返回前，对buf执行Cache Invalidate，确保CPU读到最新的DMA数据 }

DMA写的大致流程：

int QspiDmaWrite(u32 addr, u8 *buf, u32 len) { // 1. 对buf执行Cache Flush，把DDR里的数据刷到内存一致域 // 2. 以256B为单位构造页编程命令，每页一次Write Enable // 3. MM2S通道把数据送入SPI FIFO，控制器负责发出 // 4. 等待页编程完成，再处理下一页 }

注意，DMA本身不会让Flash页编程物理时间变短，但它能把CPU死等WIP和数据搬运的阻塞感降下来。在一个处理多任务的系统里，DMA完成后用回调通知应用层，应用层就可以利用等待时间去处理别的事情。

另外，Microblaze带有D-Cache时，DMA和CPU之间的cache一致性问题容易被忽视。DMA写入内存后，CPU缓存的旧数据未必自动失效；CPU写好DMA源缓冲后，也要主动把脏数据刷出去。对应的接口分别是Xil_DCacheInvalidateRange和Xil_DCacheFlushRange，这两个调用在Vitis的xil_cache.h里都有，务必在每次DMA传输前后调用。

启用DMA和Cache维护之后，大块顺序读可以稳定跑到18到22MB/s，顺序写也能到300KB/s以上。这个阶段已经比基线强了非常多。

4.3 第三步：重排擦除与写入流程

NOR Flash有一个特性，任何改写都需要先把目标位置擦除成全0xFF。如果业务逻辑动不动就先全片擦除再重新写入整份数据，性能一定很难看。我的做法是根据实际使用模式做三类优化。

第一类是写前检查。每次写数据前，先把目标区域读回来，判断是否已经是0xFF。如果本来就是0xFF，就直接页编程，跳过擦除。这个检查在读性能已经优化到位后成本很低，但能省下大量不必要的擦除时间，尤其适用配置参数频繁更新的场景。

第二类是扇区轮转。对于日志型或者配置型数据，不要每次都在固定地址写，而是设计一个轮转队列，写入新版本时追加到新的扇区，旧扇区标记为废弃，等到整个队列用完了再集中擦除最旧的一批扇区。这种设计可以把擦除操作摊薄到极低的频率上，代价是多写一点管理逻辑。简单说就是让Flash的各个扇区轮流被使用，避免一直擦同一个扇区，也能稍微延长Flash寿命。

第三类是合并大块擦除。如果需要更新的是连续的多块64KB区域，尽量一次性发完擦除命令再等，避免擦一下、等一下的碎步操作。每条擦除命令之间的CS翻转和命令字开销虽然不大，但累计起来也相当可观。

写流程重组的核心逻辑可以简化如下：

int FlashWriteOptimized(u32 addr, u8 *buf, u32 len) { // 每256B页循环处理 for (u32 off = 0; off < len; off += 256) { u32 pageAddr = addr + off; // 读回当前页，判断是否需要擦除 u8 tmp[256]; ReadPage(pageAddr, tmp); if (!IsAllFF(tmp)) { EraseSectorContaining(pageAddr); // 按页所在扇区擦除4KB } // 写使能 + 页编程 WriteEnable(); PageProgram(pageAddr, buf + off, 256); WaitWipClear(); } return 0; }

实际工程里还会遇到一个问题：数据长度不一定是256B的整数倍，最后一页不足256B时，必须保持该页剩余字节为0xFF再写入，否则会把旧数据搞坏。这也是页编程里最容易踩的坑之一。处理办法是先读回目标页到临时缓冲，修改对应偏移处的数据，再把整个256B写回去。

4.4 优化后的驱动接口与实测结果

经过以上三步改造，我把驱动封装成了四个接口：FlashRead、FlashWrite、FlashErase、FlashEraseAndWrite。上层业务只需要关心地址和数据，不再关心SPI模式、DMA和擦除策略。接口设计上注意几点：所有接口的地址参数都按字节地址传递，底层自己换算成Flash命令地址；缓冲指针要按4字节对齐，方便DMA搬运；长度参数尽量按256B对齐，避免内部做太多拆分。

实测结果如下：

读性能的提升主要来自Quad模式和50MHz SCK，这部分直接逼近了N25Q128在SDR模式下的读能力。写性能的提升则来自DMA减少了命令帧之间的CPU空转，加上写前检查避免了大量无谓擦除。而擦除本身的时间是由Flash物理特性决定的，再怎么优化也只是把等待和开销藏起来，不可能从物理层面超越。

这里的数字不同板卡会有出入，但提升趋势是确定的。如果你的读性能还在个位数MB/s徘徊，优先查SPI时钟和模式；如果写性能在100KB/s附近挣扎，优先查页编程等待和擦除策略。

5. 常见问题与排查技巧实录

5.1 Flash ID读取失败或识别为错误颗粒

优化过程中最先发作的问题，就是上电后RDID读回来全0xFF或者乱码。排查路径一般是从易到难：

• 检查SPI初始时钟是否过高。部分Flash在刚上电时无法承受高频时钟，驱动初始化阶段要先以较低频率发RDID，等识别出型号再切换高频。我的代码里有一段是从分频16开始发RDID，成功读回ID后再切换分频2，这个细节很关键。
• 检查CS引脚控制时序。Flash的命令帧对CS的电平翻转有严格时序要求，比如命令字节后面接高阻态，数据读回期间CS必须持续拉低，任何多余的CS抖动都可能导致命令被丢弃。
• 检查板级连接。NEXYS A7的Flash走线在板内，基本不用怀疑信号质量，但如果你改过外围电路，或者Flash插座接触不良，RDID偶发失败就是第一个信号。

另外，N25Q128的RDID通常返回0x20 0xBA 0x18这类格式，而IS25LP128返回0x9D 0x60 0x18，如果代码里硬编码了某一种型号的判断，识别为错误颗粒很正常。处理办法是只检测容量字节和厂商ID，对具体型号做兼容而不是强区分。

5.2 时钟频率提升后读写不稳定、偶发数据错位

把SCK从25MHz拉到50MHz甚至更高后会遇到两类问题。一类是信号质量问题，NEXYS A7板载走线本身设计良好，问题不大，但如果你改了外部负载或者测试飞线，就可能出现偶发bit错误；另一类是Flash规格超限，比如某些老型号N25Q128在3.3V VCC下最高只能跑50MHz，硬拉到80MHz导致时序裕量不足。

排查时建议先降回25MHz确认问题消失，再用逻辑分析仪抓一下SCK和DQ线上的时序，重点看建立时间和保持时间是否达标。如果条件限制没有分析仪，就保守一点：读操作跑到50MHz，写操作控制在25MHz，因为写时序对噪声更敏感。实测下来，大部分不稳定读错位问题，把SCK降到45MHz左右就消失了，没必要非在50MHz的极限边缘试探。

5.3 Vitis固化Flash时报"error: flash download failed - target dll has been cancelled"

这个问题做Microblaze固化时经常遇到。Vitis通过JTAG把ELF或MCS写到Flash，期间如果JTAG链路被打断或者进程异常，就会弹出这个错误。我遇到的主要原因有三种：

• 硬件服务器（hw_server）与Vitis之间的连接被上一次未关闭的调试会话占用。解决办法是把Vitis里的Run Configurations全部结束，必要时从系统进程里杀掉残留的hw_server再重新连接设备。
• Flash写保护了。部分板卡的QSPI Flash有非易失的WP位，第一次用时需要先读状态寄存器确认Block Protection。如果不小心被保护，下载就会失败。可以用状态寄存器操作解除保护后再试。
• 启动镜像或存储格式不匹配。Vitis 2024.2中对固化文件的格式、地址和boot header都有要求，如果指定了错误的分区表或者镜像地址，也会触发同样报错。建议先由Vitis自动生成cfgmem，再手动微调地址。

固化前还有个小技巧：先擦除整颗Flash再写。如果你的板子Flash容量不大（16MB），全片擦除一次不过几秒，能避免不少写入时遇到旧数据的怪问题。尤其是从旧镜像切换到新镜像时，不擦干净往往会出现校验失败。

5.4 常见问题速查表

6. 优化效果总结与扩展建议

6.1 优化前后完整回顾

回顾整个项目，优化核心其实并不是某一段奇技淫巧的代码，而是把SPI时钟、Quad位宽、DMA搬运、擦除策略这四个环节逐个扶正。这个过程也让我意识到，嵌入式系统的性能优化永远要先找到物理瓶颈，再决定软件怎么改。盲目优化轮询代码，往往费劲不讨好。

从我个人的体会来说，几个改动里性价比最高的是SPI时钟和Quad模式，因为它们直接改变了传输通道的上限；DMA次之，它解决的是CPU介入问题；擦除策略是最需要和业务绑定的，但它带来的系统体验提升反而是最大的。

6.2 后续扩展方向

如果项目对Flash性能还有更高要求，可以考虑两个方向。一是启用Flash的XIP（Execute In Place）能力，让Microblaze从Flash直接取指令执行，省去上电搬运到DDR的过程，这也会让顺序读性能有质的飞跃。二是叠加一个轻量文件系统，比如LittleFS或SPIFFS，把裸的地址读写转换为文件操作，让扇区管理、磨损均衡和掉电保护都交给成熟的文件系统库。

对于需要做OTA升级或者长期存日志的朋友，还可以考虑把双bank Flash的切换考虑进去：后台写新程序到另一个bank，等校验完毕再原子切换启动标志，这个方案比单纯追求单次写速度更能提升整体可用性。

最后再分享一个小经验：如果在你的项目里，Flash读性能优化到位后依然不够用，别急着继续压榨SPI时钟，回头看看业务是不是把太多高频数据放在NOR Flash上了。NOR Flash的定位是代码存储和低频配置，真正的高频数据应该走片外DDR或者SD卡，盲目用Flash硬扛高频读写，再优化也扛不住物理天花板。把合适的数据放到合适的存储介质里，才是性能优化的终极答案。