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想做射频功率放大器的新手，十个有八个都卡在Load-Pull这一关。这次我用ADS2023的Load-Pull模板，把一个40W LDMOS功率放大器的完整设计流程走了一遍，从阻抗扫描到匹配网络落地，再到整机大信号验证，全程记录，附具体参数和踩坑记录。如果你正准备入射频功放这行，或者给基站的末级、工业加热源做末级放大，这篇内容应该能让你少走不少弯路。

先说结论：40W这个功率档位，在2.45GHz频段，LDMOS依然是最稳、最省钱、最好设计的器件选择。而真正决定这块板子能不能出功率的，不是原理图抄得多漂亮，而是你有没有认真搞明白负载阻抗到底该落在史密斯圆图的哪个位置。Load-Pull就是为了回答这个问题而存在的工具。

1. 项目概述：40W LDMOS功放到底在做什么

1.1 为什么选LDMOS做40W这个档位

LDMOS全称“横向扩散金属氧化物半导体场效应管”，它本质上是一种改良过的垂直MOS结构，是把源区、沟道和漏区横向制作在同一个芯片表面上，利用横向扩散工艺做出来的功率器件。在1GHz到3.5GHz这个频段里，LDMOS长期霸占着基站功放和射频能量系统的市场，到现在也不会过时。

40W这个档位很典型。单管输出四五十瓦，再用合成网络合成两三百瓦的模块，在基站RRU的驱动级、微波传输功放、等离子体激励源、工业射频加热设备里到处都能看到。选择LDMOS有三个硬理由：第一是漏极耐压高，通常能扛住28V甚至32V，供电设计非常友好；第二是价格便宜，同功率等级比GaN便宜一半以上，做民用产品压力小；第三是热稳定性好，结温150度以内长时间工作可靠性有保障。

当然LDMOS也有短板。频率推到3.5GHz以上后增益掉得厉害，输出电容Cds偏大，宽带设计会比较痛苦。但就“2.45GHz、40W”这个组合来说，LDMOS依然是我第一个考虑的器件。

经常有人问LDMOS和Demos的区别，我的理解是，在功放语境里这两个名字经常被混用，Demos很多时候指的就是一类横向双扩散MOS结构，命名差异主要来自各家工艺的命名习惯，选型时看规格书的具体参数就行，设计流程完全一样，不用担心。

1.2 Load-Pull解决了什么核心问题

Load-Pull中文叫负载牵引，原理很直白：不动电路拓扑，只把负载阻抗在史密斯圆图上整个扫一遍，在每个点上测功率、效率、增益，然后把结果画成等高线。听起来像笨办法，但它恰恰是功放设计的核心手段。

为什么不能直接算？因为功率放大器在大信号状态下，晶体管早就不是小信号模型那个样了。电流波形严重非线性，跨导、输出电容、栅漏电容都在随输入功率变化。你拿小信号的S参数做共轭匹配，以为匹配好了，实际一上大功率，管子要么提前压缩，要么效率低得没法看。Load-Pull是在真实大信号激励下扫描负载，所有非线性效应都被包含进去，所以拿到的Zopt才是真正可信的。

ADS2023里做这个很方便。它自带Amplifier DesignGuide，通过向导就能生成一个包含HB谐波平衡仿真器、可控负载模块、扫描控件的模板电路。你只需要把模板里的通用器件模型替换成手头LDMOS的模型，填好频率、输入功率和扫描区间，跑完就有功率等高线和效率等高线可以看。

如果你是做E类、F类这类开关模式功放，Load-Pull同样可以用，但关注点会变成基波负载和谐波负载的敏感度，逻辑和Class AB线性功放不完全一样。本文先锁定在Class AB，这是LDMOS最主流的工作方式。

2. 关键参数与原理拆解

2.1 从器件手册到静态工作点：别一上来就画电路

我这次用的参考器件是Ampleon的BLF8G22LS-40，40W级别、28V漏极电压、2.4~2.5GHz频段，很典型的LDMOS。设计频率取2.45GHz，ISM频段，工业加热和射频能量系统大量使用这个频点。

搭建电路之前，第一件事是确定静态工作点。LDMOS做Class AB，漏极电压直接用28V，静态电流Icq选300mA到500mA之间比较安全，具体看数据手册推荐值。栅压不能随便拍脑袋，要在ADS里做一次DC仿真，把VGS从1.5V扫到4V，观察漏极电流的变化，找到能稳定输出目标Icq的那个栅压。

我实际扫出来的结果是：当VGS约2.75V时，Icq大约320mA，这个点就能作为Class AB的静态工作点。注意，Load-Pull做出来的Zopt和PAE对偏置点非常敏感，偏置没定好，后面扫出来的等高线全是变形的。所以别为了省事直接估计一个栅压，先花两分钟做DC扫描，后面会省很多麻烦。

VDD = 28V Icq = 320mA VGS = 2.75V（以DC扫描为准） Class AB

2.2 Load-Pull模板配置：这些参数抖动一下就全错了

进入ADS2023后，通过DesignGuide里的Amplifier路径可以找到Load Pull - Amplifier向导。生成模板后，先把器件模型替换成BLF8G22LS-40。如果厂商提供了压包模型，需要先安装Design Kit或者把模型导入当前Workspace，否则会搜不到器件。

模板里有几个关键变量必须改对。第一是RFfreq，填2.45GHz。第二是Pavs_dBm，也就是输入可用功率。40W输出对应46dBm左右，增益按16dB估，那么输入功率至少要到30dBm，所以我把Pavs_dBm设成30。很多人把这个数设成0dBm，管子根本进不了大信号区，扫出来的等高线就会很奇怪。

第三是负载扫描范围。模板默认以50欧姆为中心做扫描，一般把反射系数幅度从0.2扫到0.85，相位扫完整圈，点数先按9×9，如果等高线边缘不光滑或者选点困难，再加密到13×13。第四是谐波阶数，HB仿真器里Order[1]我习惯设5或者6，3阶勉强能用但精度不够，太高则仿真时间成倍增加，5阶是折中。

这里最关键的一条经验：扫描范围不一定要覆盖整个史密斯圆图，很多时候最优负载就在反射系数0.5到0.85这一带。范围设太大，无用点太多，浪费时间；范围设太小，又怕漏掉最优区域。先按默认范围跑一遍看等高线的大致位置，再缩小范围加密，效率最高。

2.3 等高线怎么读：不是找最高点，而是找最稳的点

Load-Pull跑完之后，数据显示窗口里会有Pdel等高线和PAE等高线。Pdel是输出功率，PAE是功率附加效率。这两组等高线的峰值通常不在同一个位置，功率最大的点效率不一定最高，效率最高的点功率又可能掉下来。

我的经验是：先看两类等高线的峰值区域在哪里，然后在它们重叠的区域里选工作点。具体来说，如果一个点能让Pdel达到46dBm以上、PAE达到50%以上，而且周围等高线分布比较稀疏，也就是对阻抗变化不那么敏感，那这就是好点。相反，如果某个点指标很漂亮但周围等高线密密麻麻，坚决不要选，因为板材公差、器件批次离散、焊接寄生都会让实际阻抗跑偏，那点性能没法保住。

等高线也不是每次跑出来都光滑的。如果等值线边缘有锯齿或者出现杂散的小圈，通常是网格点数不够，或者输入功率设置不合理。先把Pavs调高一点，再把扫描网格加密，问题一般能解决。

3. 完整实操流程：从模板到整机验证

3.1 建工程、摆器件、改仿真模板

第一步，新建一个Workspace，名字就叫PA_40W_LDMOS。第二步，DesignGuide里启动Load Pull - Amplifier向导，生成一个带HB仿真器和扫描控件的原理图。第三步，把模板里的通用场效应管替换成BLF8G22LS-40的模型，连好输入端的P_1Tone功率源和输出端的负载模块。

模板自带的偏置网络通常是比较理想化的，要注意把实际工程里会用到的射频扼流圈、隔直电容预估进去。我一般在仿真阶段就直接放一个理想大电感做扼流，隔直电容先按100pF理想电容处理，这样后面换成微带线时才能看到真实的射频损耗。

然后打开VAR变量控件，把前面说的RFfreq、Pavs_dBm设好，负载扫描范围设好。HB仿真器里把谐波阶数设成5。保存原理图，运行Load-Pull仿真。第一次跑的时候，如果发现仿真时间太长，可以把网格点数降下来先看个大概趋势，确认最优区域后再加密精跑一次。

3.2 跑Load-Pull并选出最优负载阻抗

仿真结束后，打开数据显示窗口，里面通常已经预置了Pdel和PAE的等高线图。我先看Pdel图，找到输出功率最大的那一带，再看PAE图，找到效率最高的那一带，然后手动拖Marker，找一个折中点。

我这一版的扫描结果大致是这样的：最大输出功率点在ZL≈11.8+j15.6欧姆附近，Pdel约46.2dBm，PAE约48%；最高效率点在ZL≈14.6+j21.0欧姆附近，PAE约57%，Pdel约45.6dBm。两个峰值点不重合，说明器件在高功率和高效率之间确实有取舍。

最终我选的工作点是ZL=12.5+j16.8欧姆，在这个点Pdel约46.0dBm，正好对应40W输出，PAE约53%，增益约16.5dB。虽然功率比峰值点低了0.2dB，但PAE高了5个百分点，而且这个点附近的等高线比较平缓，也就是俗称的“宽匹配”，板子做出来性能稳。

选完负载阻抗之后，建议把Zload_opt固定下来，再跑一次Source Pull。源牵引的目标是找最优源阻抗，改善增益和线性度。我这次跑出的源最优阻抗大概是ZS≈4.5+j2.0欧姆。很多新手嫌麻烦会跳过源牵引，但实际测试时输入驻波差、增益低1到2dB，往往就是这一步没做。

3.3 匹配网络设计：从史密斯到微带

拿到Zload_opt和ZS_opt之后，匹配网络就有明确目标了。输出匹配要把12.5+j16.8欧姆匹配到50欧姆，输入匹配要把50欧姆匹配到ZS_opt的共轭。

我习惯先用ADS里的Smith Chart Utility做一遍集总参数匹配。把源阻抗设成12.5+j16.8欧姆，目标阻抗设成50欧姆，频率2.45GHz，选低通L型拓扑，工具会给出串联电感和并联电容的值。我这一版算出来约等于串联1.2nH、并联4.1pF，这是一个可以落到PCB上的合理起点。

然后要做的就是把理想L/C换成微带线。板子我常用Rogers 4350B，介电常数3.48，厚度0.762mm，铜厚35微米。用传输线计算工具，50欧姆微带线宽约1.7mm，高阻抗线比如70欧姆大概0.75mm。串联电感用高阻抗微带线实现，并联电容用开路短截线实现，再根据板面空间取舍成L型或π型。

换完微带线之后，一定做一步验证：把匹配网络的输出端和管子漏极断开，在那个节点临时加一个测试端口，仿真看从漏极看进去的阻抗是不是接近12.5+j16.8欧姆。这一步非常有用，能直接看出匹配网络有没有准确“还原”Load-Pull选点。

3.4 整机大信号验证与指标确认

匹配网络都到位后，把所有模块拼成完整PA原理图：输入匹配、输出匹配、偏置馈电、稳定网络、隔直电容全都连上。然后在HB仿真器里扫描输入功率，从20dBm扫到34dBm，步进1dB。

我这次跑的最终曲线显示：在Pavs=29.5dBm时，Pout≈46.0dBm，Gain≈16.5dB，PAE≈53%，这正好和Load-Pull单点验证时看到的指标对得上。继续加输入功率，到Pavs=32dBm时输出只到46.5dBm，说明管子已经深度压缩，1dB压缩点就在输入30dBm附近。

这里顺便说一个高频场景的坑：很多人在板上用FR4做匹配，2.45GHz频率还不算太高，FR4勉强能用，但损耗和介电常数稳定性都不如罗杰斯系列。如果要求效率高、温漂小，高频板材的钱真不能省。

4. 稳定性、热设计与其他工程坑

4.1 稳定性分析：功放不稳，等于白做

很多新手把匹配做完就觉得大功告成，实际上稳定性分析不做，上电那一刻可能就是烧管时刻。LDMOS在低频段增益非常高，很容易自激振荡，一上电电流猛增，几秒钟管子就没了。

在ADS里做稳定性分析很简单，用S参数仿真器跑一遍，然后画出K因子和mu因子，要求在整个关心的频段内都大于1。通常在几百MHz以下，K因子很容易掉到1以下，这时候就要加稳定网络。

最常用的手段是在栅极到地之间加一个串联RC网络，R取10欧姆左右、C取100pF左右，具体值要调试。这个RC网络会吸收一部分射频能量，对增益有一定损失，但换来的稳定性非常有价值。还有些设计会用一个并联RC网络跨接在栅漏之间，效果更猛，但也更容易吃掉增益，建议从并联到地的方案起步。

我自己的习惯是：在Load-Pull模板阶段就把稳定网络加进去再扫描，因为稳定网络会改变器件看到的源阻抗和负载阻抗，影响Zopt的判断。等你匹配做完再来加稳定网络，会发现性能又变了，要重新匹配，来回折腾。

4.2 热设计估算：40W级别必须算的一笔账

40W功放的热量不是闹着玩的。假设PAE是50%，输出功率40W，那直流输入功率就是80W，剩下40W全部变成热量要散掉。这还没有算上匹配网络和偏置电路的损耗。

散热器怎么选？可以用简单公式估算。壳温目标控制在80度以下，环境温度按50度算，温差30度，热功耗40W，那散热器到环境的热阻至少要小于0.75℃/W。实际还要留裕量，最好选0.5℃/W级别的大散热器加风扇。再看结温，如果LDMOS的结壳热阻是0.6℃/W，壳温80度，热功耗40W，结温就是80加24等于104度，这个温度对LDMOS来说非常安全；但如果壳温跑到100度，结温就到124度，长期可靠性就要打折扣。

我建议在仿真阶段就把热设计参数写进项目文档。一个完整的功放设计，除了电性能指标，还必须记录散热器热阻、空气流速、目标壳温，否则样机出来一跑高温测试就宕机，又得回头改结构。

4.3 常见问题速查与故障排查

再补一个我踩过好几回的坑：隔直电容千万别选普通0402贴片电容，那种电容在高频下等效串联电阻和自谐振频率都会拖后腿。要么用高Q射频电容，要么至少选规格书里明确标注适用到2.45GHz的型号。

5. 工程文件怎么组织与复现

经常有人问能不能直接把工程文件发来。我一般建议先按文章里的参数自己动手搭一遍，因为ADS版本不同、器件模型库路径不同，直接打开别人的工程反而容易报一堆库文件缺失的错。与其要文件，不如把文件结构和管理习惯学到手。

我的工程目录习惯是这样的：Workspace命名为PA_40W_LDMOS，内部按Device、LoadPull、SourcePull、OutputMN、InputMN、FinalPA分六个原理图。Device是器件模型和直流扫描，LoadPull和SourcePull是牵引仿真，OutputMN和InputMN是两级匹配网络，FinalPA是整机验证。数据文件按日期加版本命名，比如LoadPull_20250115_v2。

每次做完一个功放，我会把关键变量写进一个README文档，内容包括RFfreq、Pavs_dBm、Zload_opt、ZS_opt、板材型号、板厚、最终匹配微带线宽线长。这样过半年回来看还能快速复现，比翻仿真数据快得多。做新项目时，直接把整个Workspace复制一份，改参数就行，效率翻倍。

最后说点实在的。我做40W级别的LDMOS功放，最深的感受是：Load-Pull的作用不是帮你找到一个神秘的最优点，而是帮你理解器件在真实大信号状态下到底“想要”什么样的负载。仿真里找到的Zopt只是起点，后面板级寄生、温度、器件批次离散都会把它推偏，所以设计时务必选在等高线平缓的区域，给自己留裕量。如果你按这篇文章跑通了流程，建议下一步做实物，在矢量网络分析仪上看一下实际阻抗和仿真阻抗差多少，那一步学到的东西比仿真本身更多。这个小习惯我一直保持到现在，每次读到的误差曲线，都比鼠标点出来的完美等高线更有价值。