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提到FPGA+AD9361，很多人第一反应是软件无线电、宽带收发机，实际上这颗料在近几年的无线通信、频谱监测、雷达信号模拟、甚至图像数据传输项目里出镜率都很高。AD9361是一款集成度极高的RF Agile收发器，频率覆盖70MHz到6GHz，带宽从200kHz到56MHz可编程，收发链路上集成了12位ADC/DAC、可编程滤波、增益控制、正交校准等模块，搭配FPGA刚好补齐了基带处理和协议控制的能力。这篇文章不打算复读数据手册，而是从项目实战的角度，把FPGA与AD9361联调时最关键的架构设计、寄存器配置、数字接口时序、调制解调实现和调试排错方法拆开讲清楚，给正准备上手这套组合的工程师一条能少走弯路的路线。

1. 项目拆解：把“FPGA_AD9361实战”翻译成一张系统设计图

1.1 这套组合到底能解决什么问题

FPGA和AD9361的组合，本质上解决的是从天线到比特之间的完整链路问题。AD9361负责射频收发、模拟下变频、模数/数模转换、模拟滤波和部分数字滤波，FPGA负责数字基带处理、协议逻辑、调制解调、数据接口和外设控制。两者分工明确，就像一台车的发动机和变速箱——AD9361把射频信号搬到数字域，FPGA在这个数字域里做真正体现算法和业务逻辑的事情。

具体到项目里，常见落地场景包括：

• BPSK/QPSK/OFDM等调制解调系统的原型验证
• 跳频通信、扩频通信的基带收发
• 频谱监测和信号采集平台
• 雷达回波模拟、信号源输出
• 宽带数据链路的物理层开发

我见过很多刚接触这套方案的工程师，第一反应是“先把AD9361的寄存器配一遍，让数据能从FPGA读出来”，但实际上真正决定项目成败的往往是最开始的需求拆解：你的信号带宽是多少，采样率定多少，接口选LVDS还是CMOS，TDD还是FDD，数据通道需要多大位宽，FPGA侧用什么时钟体系去对接。这些问题没想清楚，后面每一步都会很痛苦。

1.2 硬件架构选型：Zynq还是纯FPGA，评估板还是自研板

FPGA与AD9361的搭配，硬件架构上通常有两条路线。一条是Zynq SoC加AD9361，处理器跑Linux或者裸机驱动，通过SPI配置AD9361寄存器，FPGA逻辑负责高速数据流处理，这种方案的好处是控制灵活，调试方便，ADI官方也提供了大量基于Zynq的参考设计；另一条是纯FPGA方案，用FPGA内部的软核或者硬状态机直接通过SPI配置AD9361，没有处理器参与，适合对成本、功耗、启动时间敏感的产品化场景。

两条路线我都做过。Zynq路线适合项目前期快速验证，毕竟ADI的参考设计、Linux驱动、IIO框架都能直接抄作业；纯FPGA路线适合最终量产，启动时用一个状态机按照寄存器表依次写入配置，省掉了一个CPU核和整套操作系统的开销。如果你是自己打板，建议前期先用ADI官方的AD-FMCOMMS3-EBZ评估板配一块Zynq开发板把链路跑通，确认系统方案后再设计自己的板卡。

硬件设计上还有一个容易被低估的点：电源和时钟。

AD9361对电源质量非常敏感，电源纹波和噪声会直接耦合到射频链路里，导致接收灵敏度下降、发射频谱变差。实际项目中我习惯把数字电源、模拟电源、VCO电源分开走，用LDO给模拟部分供电，DC-DC给数字部分供电，并且靠近芯片引脚放足够容量的去耦电容。参考时钟建议用OCXO或者低相噪TCXO，频率误差和抖动直接影响载波频偏和EVM，很多“解调乱码”的问题根源其实在时钟上，而不是逻辑代码上。

1.3 应用场景对架构选择的影响

不同应用对FPGA资源、接口模式、数据吞吐的要求差别很大。比如做一个1Msps符号率的BPSK收发链路，AD9361采样率设到61.44MSPS，单通道12位IQ，LVDS双端口模式下FPGA侧只需要几百个LUT和几个BRAM就能搞定，随便一块入门级FPGA都能跑起来；但如果要做多通道同时采集、频谱瀑布图显示、实时图像传输这类高吞吐场景，就要考虑FPGA的DSP切片数量、BRAM容量和高速收发器资源。

我接手过一个项目，需求是做一个宽带雷达回波信号模拟器，要求输出20MHz带宽的基带信号，同时通过PCIe把回波数据高速传到上位机。当时架构选型就是：FPGA里做数字上变频和DUC，AD9361做射频发射，另外用一片FPGA内部的PCIe硬核做数据回传，这样既保证了实时性，又避免了CPU参与高速数据流带来的瓶颈。选型之前一定要把数据流图画清楚，算清楚每一级的吞吐量，再决定FPGA的规模。

2. AD9361初始化：寄存器配置本质是一场“谈判”

2.1 SPI配置基础与初始化流程

AD9361所有内部参数都是通过SPI寄存器访问的，寄存器数量接近上千个，但实际需要手工配置的并不多。官方推荐的初始化流程大体是：先复位芯片，然后进入待机模式，配置时钟和频率合成器，配置模拟和数字滤波器，配置数字接口模式，配置发射和接收链路增益控制，最后触发校准并进入工作模式。

这套顺序不能乱。比如你在配置好频率之前就触发校准，校准结果一定是不准确的；又比如你先把数字接口切换成LVDS模式，后面的寄存器读写地址虽然不受影响，但数据端口的状态可能和你预期不一致。我早期做AD9361驱动时因为图省事，把寄存器表从别人项目里直接拷过来，结果上电后芯片完全不工作，查了好几天才发现是对方用的参考时钟频率和我不一样，导致BBPLL分频参数全部错位。

SPI接口本身是标准四线制（SCLK、MOSI、MISO、CSB），注意AD9361的SPI支持单字节、双字节、四字节两种模式，默认是单字节传输，部分寄存器需要连续读写多个字节才能完整配置。写寄存器之前最好先读一下寄存器0x000的器件ID，确认SPI通信正常，再开始批量配置。

2.2 滤波器设计与时钟参数计算

AD9361内部的模拟和数字滤波器参数不是随便填的，官方提供了Filter Wizard工具，输入期望的采样率、带宽、滤波器阶数等参数，会自动生成一组寄存器配置。很多人忽略这一步，直接按别人的配置修改几个频率参数，结果往往带外抑制不足或者带内纹波过大。

举一个实际计算例子：链路采样率设为61.44MSPS，信号带宽设为10MHz，使用Filter Wizard生成配置时，需要关注三个核心参数：FIR抽取/插值倍数、HB滤波器配置、模拟基带低通滤波器的截止频率。这三个参数共同决定实际信号通带范围和带外抑制能力。如果采样率和带宽的比例小于一定范围，滤波器实现会非常困难，此时要么降低采样率，要么增大带宽，或者改用更高阶的FIR配置。

时钟树的设计也要同步算清楚。AD9361需要一个参考时钟（REF_CLK），常见值是40MHz TCXO，内部通过BBPLL倍频产生各种工作时钟。FPGA侧需要通过FB_CLK和DATA_CLK与AD9361保持时钟同步，数据的采样、发送都要以DATA_CLK为基准。我建议在FPGA里例化一个MMCM/PLL，用参考时钟作为输入，产生与AD9361数据接口配套的时序时钟，而不是直接用外部晶振出来的时钟去采集数据。

2.3 校准：很多“玄学问题”的根源

AD9361内置了多种校准算法，包括TXPLL锁定、RX/TX正交校准、基带直流偏移校准、RF DC偏移校准、RSSI校准等。这些校准通常在上电初始化时按顺序触发一次，之后芯片就能正常工作。校准的触发方式有手动和自动两种，手动模式通过写寄存器触发，自动模式在ENSM状态转换时自动完成。

校准对射频性能的影响非常直接。比如发射链路的正交校准没做好，星座图上I/Q两路幅度和相位不平衡，EVM会明显变差；本振泄漏校准没做，频谱中心会有一个明显的直流尖峰，这在跳频系统里会干扰邻道信号。实际联调时，我用频谱仪观察发射频谱，如果发现中心有尖峰，就重新触发一次RX/TX校准，通常能解决80%的问题。需要提醒的是，校准必须在芯片达到热稳定之后做，冷机开机立刻校准的效果没有热机后好，所以我习惯在初始化完成后延时几百毫秒再触发校准。

3. FPGA与AD9361的数字接口：LVDS时序千万别想当然

3.1 接口模式选型与速率换算

AD9361的数字接口支持CMOS和LVDS两种电平标准，支持单端口和双端口数据模式，支持SDR和DDR时钟模式。CMOS模式布线简单但速率上限低，适合低采样率场景；LVDS模式抗干扰能力强、速率高，是我在绝大多数项目里的首选。

速率换算有个简单的思路：假设采样率是Fs，ADC位宽12位，I/Q双通道，如果是LVDS双端口DDR模式，每个端口交替传输I和Q采样点，那么单端口的翻转率就是Fs乘以12位除以2（DDR）除以2（双端口）。举个例子，Fs=61.44MSPS时，单端口DDR数据传输率大概是61.44×12/2/2=184.32Mbps，这个速率在LVDS下完全没有压力。如果选择单端口模式，传输率会翻倍到368.64Mbps，对FPGA的时序要求更高。

FPGA侧接LVDS数据，需要用IBUFDS原语接收差分信号，再通过ISERDES把串行数据转成并行数据。输出方向则用OBUFDS和OSERDES。不同FPGA厂家的原语名称不同，Xilinx叫ISERDESE2/OSERDESE2，Altera叫ALTDDIO_IN/ALTDDIO_OUT，功能上都是把高速DDR数据转换成FPGA内部时钟域的并行总线。

3.2 LVDS双端口模式的数据对齐问题

很多人在这个环节卡住，因为AD9361的LVDS数据不是单纯的双沿采样就完事了，还需要处理通道对齐和时序窗口。AD9361数据手册里有两个关键信号：DATA_CLK是随路时钟，FB_CLK是从AD9361返回的反馈时钟。在LVDS模式下，FPGA通常用FB_CLK作为采集时钟，通过调整IDELAY或者使用bitslip机制实现数据和时钟的相位对齐。

对齐的方法不复杂：让AD9361输出一个已知的测试码型，比如0xAAA或0x555，FPGA侧循环采数，然后调整接收延迟直到读回的数据与测试码型完全一致。这个步骤必须做，否则数据看起来像乱码，实际是时序采样点不对。

如果用了双端口模式，还要处理两个端口之间符号对齐的问题。AD9361手册定义了数据样点的排列顺序，发射侧和接收侧必须一致。我的经验是，在基带逻辑里设计一个“帧同步”状态机，周期性检查数据是否符合预期帧结构，一旦失步就重新对齐，比完全依赖硬件对齐电路更稳妥。

3.3 数据通路与DDC/DUC的位置

AD9361内部已经包含了完整的接收链路和发射链路，包括混频器、模拟滤波、ADC/DAC、数字滤波等。FPGA侧的数据通路设计通常分为两类：一是直接把AD9361输出的基带IQ数据拿来做解调，这是最常见的方式；二是把AD9361当作一个宽带中频采样前端，数据进入FPGA后再做数字下变频（DDC）或者数字上变频（DUC）。

第二类场景在宽带接收机里很常见。比如你要同时监测多个频点，AD9361输出20MHz带宽的基带数据，FPGA内部用多个NCO和混频器把不同频点的信号搬移到基带，再分别做滤波和解调。这个方案的寄存器配置和单载波场景一样，但FPGA侧的DSP资源消耗会显著增加。我在一个频谱监测项目里就是这么做，用一块中等规模的Artix-7同时跑了8个DDC通道，每个通道带宽1MHz，FPGA资源占用大概在60%左右，性能和功耗都还很均衡。

4. 在FPGA里跑通BPSK调制解调：从“出声”到“出数据”

4.1 发射链路：从比特到IQ符号

BPSK是最简单的数字调制方式之一，非常适合用来打通整条链路。调制过程可以拆成三步：比特映射、脉冲成型、数字上变频。

比特映射就是把0/1映射成+1/-1的符号序列，这一步在FPGA里就是简单的多路选择器。脉冲成型滤波器用来限制信号带宽，通常使用根升余弦滤波器，滚降系数取0.3到0.5之间。成型滤波器的实现可以用FIR IP核，也可以自己写一个分布式算法滤波器。我实测下来，用Xilinx的FIR Compiler IP核配置起来最省事，系数由MATLAB的rcosdesign函数生成，然后导出COE文件加载进去。

数字上变频有两种做法：一种是直接在数字基带输出IQ符号后交给AD9361的发射链路，AD9361内部会自动完成从基带到射频的上变频；另一种是在FPGA内部先做数字混频把信号搬移到中频，再送给AD9361。大多数场景用第一种就够了，FPGA里只需要把I路符号流送入AD9361的数据端口，Q路在BPSK时其实可以留空或者填0，但为了后续扩展QPSK，我习惯I/Q都接上。

发送端的AD9361配置有几个注意点：TX采样率要和符号率成整数倍关系，比如符号率1Msps、采样率61.44MSPS，那么每个符号对应61.44个采样点；发射增益不要从最大开始，先用中等增益，用频谱仪确认输出功率和频谱形状正常后再逐步增加。我第一次调试时直接把发射增益拉到最大值，结果AD9361内部饱和，出来的频谱完全不是预期形状，反而误以为是滤波器配置错了。

4.2 接收链路：载波同步、定时恢复与判决

接收端比发送端复杂得多，因为无线信道会引入载波频偏、相位偏移、定时误差和噪声。BPSK接收的最简链路是：AD9361输出的基带IQ数据，先经过匹配滤波（和发射端相同的根升余弦滤波器），再做定时恢复和载波恢复，最后判决输出比特。

定时恢复常用Gardner算法，它不依赖载波相位恢复就能工作，非常适合做BPSK解调的前级。实际项目里我直接在FPGA里实现了一个简化的Gardner环路：通过查表做一个小数插值滤波器，误差信号驱动环路滤波器调整插值相位。对于符号率固定、收发两端时钟同源或接近同步的场景，这个环路可以简化成固定相位插值，省掉一大部分逻辑资源。如果是无线传输场景，收发两端时钟不同源，这个环路就必须保留，否则积累的定时误差会导致误码率急剧上升。

载波恢复在BPSK里通常用Costas环，核心思想是先用本地NCO产生一个载波，与接收信号相乘后分成I/Q两路，I路是解调输出，Q路作为误差信号反馈调整NCO频率和相位。Costas环的环路滤波器参数整定是个经验活，带宽太窄锁相慢，带宽太宽解调后噪声大。我给一个参考值：符号率1Msps、采样率61.44MSPS时，环路滤波器带宽设为几kHz到十几kHz比较合适，具体值要靠仿真和实测调整。

判决部分最简单，符号经过匹配滤波和载波同步后，取I路的符号，正判1、负判-1，就输出了原始比特。为了验证解调的正确性，可以在发射端周期性地插入一段已知的PN序列作为帧头，接收端检测到帧头后开始解析数据，这样可以快速判断是解调算法问题还是接口通路问题。

4.3 用ILA观察直方图和星座图

FPGA调试离不开在线逻辑分析仪。AD9361 + BPSK的调试过程里，我最常用的观察手段有四种：

• 观察AD9361输出的原始ADC波形，确认有没有信号进来
• 观察经过匹配滤波后的时域波形，确认符号眼图是否打开
• 观察I/Q两路的散点图，确认星座点是否收敛
• 观察定时恢复的插值相位输出，确认定时环路是否锁定

把这些信号引到ILA里，设置合适的触发条件，一次抓取几千个采样点就够了。比如正在解调过程中，用帧同步信号的上升沿作为触发条件，就能稳定抓到一帧完整的数据。很多人调了半天发现不了问题，就是因为触发条件设置得不对，抓回来的数据全是无效区间的。

直方图在调试ADC链路时也很有用。把ADC输出数据做直方图统计，可以看到信号的幅度分布。正常情况下，带内信号加高斯噪声的直方图应该是一个包络形状；如果直方图出现明显的截断或者双峰异常，说明ADC输入幅度不对或者有强干扰信号。配合AD9361内置的RSSI寄存器，可以快速定位接收链路的增益问题。

5. 调试实录：最容易翻车的7个点和排查套路

5.1 SPI配置不生效，读回数据全错

遇到这个问题，先分三类排查：SPI电气时序、寄存器地址映射、寄存器写入顺序。SPI时序可以用逻辑分析仪抓波形，对比数据手册确认是不是时钟极性和相位不对。寄存器地址映射方面，注意AD9361支持多字节传输，有的寄存器需要连续写多个字节，漏写会导致配置不完整。还有一点很多人忽略：AD9361的SPI默认是MSB优先，但可以通过寄存器配置成LSB优先，FPGA侧驱动如果和芯片配置不一致，读回来的数据会错位。

我习惯在初始化代码里加一个自检函数：写完所有寄存器后，选几个关键寄存器读回来对比，比如器件ID、频率合成器锁定状态、校准状态。任何一项不对都说明前面的配置有问题，尽早暴露，省得后面数据链路全乱时再回头排查。

5.2 数据失步，解调出来全是乱码

这类问题的排查顺序从物理层往协议层推。先用测试码型确认ISERDES的bitslip对齐是否正确；然后确认AD9361输出的IQ通道顺序和FPGA侧期望的顺序是否一致，双端口模式下很容易把I/Q两路对调；接着用单音信号测试接收链路，AD9361发射端输出一个未调制的载波，接收端应该看到稳定的IQ直流分量，如果IQ幅度不一致，可能是正交校准没做或者接口位宽不匹配。

链路层确认没问题后，再看解调算法。用ILA同时抓发射端的符号序列和接收端判决后的比特，对比哪一位开始出错。如果错误是突发的、成片的，优先查载波频偏是否超出了环路跟踪范围；如果错误是零散的、单比特的，优先查定时的插值精度和信噪比。

5.3 发射没功率或者接收灵敏度差

发射没功率的原因通常是：发射链路没使能、TDD时序没切到发射状态、发射增益设置过低、或者天线端口焊接问题。AD9361的ENSM状态机非常关键，即使寄存器配置正确，状态机没有切换到FDD或TDD模式，收发链路是不工作的。我用逻辑分析仪抓过ENSM的状态转换，发现很多“没信号”其实就是状态机没切过去。

接收灵敏度差的原因要复杂一些，常见的有参考时钟相噪太大、电源噪声耦合、模拟前端增益分布不合理、校准没做或者做了之后环境变化太大。排查时先用AD9361内置的RSSI寄存器看底噪水平，如果底噪明显偏高，优先查电源和时钟；如果底噪正常但接收信号差，优先查射频前端的匹配和增益配置。

5.4 AD9361与FPGA联调常见问题速查表