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2026/10/2 21:36:28
Chiplet 技术的基础
在一个“没有对应专业名称、但岗位真实存在”的交叉地带。
一、它是什么专业的内容
这类 die-to-die（D2D）互连协议的设计，本质是四个学科拼起来的一层，没有哪个单一专业完全覆盖：
1. 计算机体系结构（协议层/一致性层）
- CHI-C2C 最典型：它是 Arm AMBA CHI（Coherent Hub Interface）缓存一致性协议向片间的扩展，核心知识是缓存一致性协议、NoC、QoS、流量控制——这是纯体系结构的东西。
- UCIe 的协议层直接复用 PCIe/CXL，也需要懂 PCIe 事务层、CXL.cache/mem 语义。
- 对应课程/方向：计算机体系结构、多核一致性、片上网络。
2. 集成电路设计 / 微电子（逻辑层）
- D2D Adapter 层（CRC 校验、重传、链路状态机、flit 打包）、RTL 实现、时序收敛，这是数字 IC 前端工程师的活。
- 对应方向：数字集成电路设计、VLSI。
3. 高速互连 / 信号完整性（PHY 层）
- UCIe PHY、NV-HBI 这类并行源同步接口（forwarded clock、单端、多通道），以及 SerDes 类接口（CEI-112G 等），涉及信道建模、时钟转发与校准（DCDL、PI、DCC）、均衡、抖动、SI/PI 仿真。
- 对应方向：高速电路设计、信号完整性、模拟/混合信号 IC——传统上属于通信工程或微电子的高速 I/O 方向。
- 值得一提的是，chiplet 并行接口刻意压低单线速率（如 32 Gbps 以下），靠海量并行走线换取 <1 pJ/bit 的能效，绕开 CTLE/CDR 等高功耗模块，思路和板级 SerDes 很不一样。
4. 先进封装（物理实现层）
- bump pitch、interposer（2.5D）、EMIB/CoWoS/Foveros、RDL 走线、shoreline 带宽密度——PHY 的微凸点阵列布局直接由封装决定，属于“封装-芯片协同设计”。
- 对应方向：电子封装、微电子制造。
一句话总结：对口专业是“集成电路设计（微电子）+ 计算机体系结构”，岗位名称通常是“互连 IP 设计工程师 / D2D PHY 工程师 / 一致性协议工程师”，PHY 部分则是高速 I/O/SerDes 背景的人在做。NVIDIA 的 NV-HBI 是私有协议（用于 NVLink-C2C 相关场景），不公开，只能从公开的 UCIe、BoW、AIB、OpenHBI 等标准反推设计范式。
二、有系统的教材体系吗
没有。这个领域 2019–2022 年才随 UCIe 联盟成立而标准化，目前不存在“芯粒互连教科书”，知识散落在三类来源里，需要自学拼装：
① 标准规范本身（最权威的一手教材）
- UCIe Specification（1.0/1.1/2.0，官网免费注册下载）——从 PHY 电气参数到协议栈定义完整
- Arm AMBA CHI Architecture Specification（含 C2C 相关内容）
- OCP BoW、Intel AIB/OpenHBI、IEEE 1838（3D 测试访问）等
② 基础学科的成熟教材（打地基用）
- 一致性协议：Sorin et al.,A Primer on Memory Consistency and Cache Coherence；Daniel Lenoski 的 SGI Origin 论文
- 互连网络：Dally & Towles,Principles and Practices of Interconnection Networks；Dally & Poulton,Digital Systems Engineering（高速 I/O 经典）
- 信号完整性：Bogatin,Signal Integrity – Simplified；Hall & Heck,Advanced Signal Integrity for High-Speed Digital Designs
- PCIe/CXL：规范文档 + MindShare 系列教材
③ 综述、白皮书和会议论文（补最新进展）
- 中文入门推荐中科院计算所的《集成芯片与芯粒技术白皮书》和 Ma et al. 的综述Survey on Chiplets: Interface, Interconnect and Integration Methodology（CCF THPC, 2022），对 AIB/BoW/UCIe 的演进脉络梳理得很清楚
- 会议：Hot Chips、ISSCC（PHY 电路实现）、ECTC（封装）、Hot Interconnects、DAC/ISCA（体系结构）
建议的学习路径（按依赖关系排）：数字 IC 基础 → 计算机体系结构（一致性、NoC）→ PCIe/CXL 协议 → 高速接口与信号完整性 → UCIe 规范精读（PHY → Adapter → Protocol 三层自下而上）→ 跟进 Hot Chips/ISSCC 的工业界实现论文。封装知识只需到“能读懂 interposer/凸点约束对 PHY 布局的影响”的程度，除非你要做封装协同设计。
如果你是在校生选方向，报“集成电路科学与工程”或“计算机系统结构”都可以切入，差别在于是从 PHY 电路往上走，还是从协议体系结构往下走——两者在 D2D Adapter 层会师，那一层也是目前人才最稀缺的位置。
2. 各个协议介绍
2.1.1. OpenHBI 来历与定位
OpenHBI（Open High Bandwidth Interface）是Intel 贡献给 OCP（Open Compute Project）旗下 ODSA（Open Domain-Specific Architecture）工作组的开源 die-to-die 并行接口标准。它最鲜明的特点是：技术血统直接源自 HBM 内存接口——Intel 把 HBM PHY 那套已经大规模验证过的电路范式（单端数据 + 差分选通 strobe、源同步、海量并行短连线）移植到逻辑芯粒互连场景，目标是给多 die 系统提供接近单芯片内互连的带宽密度和能效。
这背后有个很聪明的工程逻辑：HBM PHY 在 DRAM 生态里已经是成熟 IP，各家 DRAM 厂都有现成实现，逻辑芯粒侧如果也用同一套 PHY 风格，"逻辑对逻辑"和"逻辑对内存（memory chiplet）"两类互连就能共用技术底座，生态成本最低。
OpenHBI 技术架构
按 ODSA 的对比材料，OpenHBI（材料中称 HBI v1.1）的关键特征是：
- 信号方式：单端数据（Single-Ended）+差分选通（Differential Strobe），而非差分数据——这是它区别于 SerDes（差分 PAM4）和普通单端接口的标志性设计，抗共模噪声能力更好；
- 时钟：Forwarded Clock Strobe（转发时钟），免 CDR，延迟低（PMA 延迟 <5 ns）；
- 规模粒度：一个 macro 含64～1024 bit，单 macro 聚合带宽可达 >4 Tbps（Tx+Rx）；
- 信道容忍度：Nyquist 处插入损耗 ❤️ dB@16 GHz——因为走线极短（微凸点直连），信道条件温和，不需要复杂均衡。
OpenHBI 版本演进
Synopsys 的梳理给出了三代对比：
| 版本 | 单线速率 | Bump 间距 | 能效 | 边缘密度 |
|---|---|---|---|---|
| OpenHBI 1.0 | 8 Gbps | 40 µm | 0.4 pJ/bit | 2.29 Tbps/mm |
| OpenHBI 2.0 | 12–16 Gbps | 40 µm | 0.5 pJ/bit | 3.34 Tbps/mm |
| OpenHBI-L | （面向有机基板的低成本变体，放宽凸点/走线密度要求） |
在同时代的并行 D2D 标准中，OpenHBI 的边缘带宽密度是最高的一档，适合"两 die 之间要搬天量数据"的场景。
OpenHBI 现状评价
需要坦率地说：OpenHBI 是 UCIe 诞生之前"各厂并行接口混战"时期的重要候选，2022 年 UCIe 成立后（UCIe Advanced Package 档位的指标与 OpenHBI 高度重叠），产业界的标准化努力明显向 UCIe 收敛，OpenHBI 的推进节奏放缓。但作为学习对象它价值很高——它是最纯粹地展示了"HBM 式并行源同步接口如何做成通用 D2D 标准"的范本。
2.2. 其他协议方向介绍
Intel AIB（Advanced Interface Bus）
AIB 是这一系列标准的"祖师爷"，历史意义大于现实意义：
- Intel 为自家 EMIB 封装开发的 D2D 接口，最早用在 Stratix 10 FPGA（FPGA + 收发器 tile 架构）上，2019 年捐给 Linux 基金会旗下的CHIPS Alliance开源，免版税；
- 它也被 DARPA 的 CHIPS 项目（Common Heterogeneous Integration and IP Reuse Strategies）采用；
- AIB 1.0：2 Gbps/线、55 µm 凸点间距、0.85 pJ/bit；AIB 2.0 提升到 6.4 Gbps/线、55/45/36 µm 可选、0.5 pJ/bit，边缘带宽密度约为 1.0 的六倍以上；
- 同样有面向有机基板的 AIB 2.1 (Laminate) 变体。
总结：AIB 证明了"并行 D2D 接口可以开源化"这条路走得通，直接启发了后面的 OpenHBI 和 BoW。
OCP BoW（Bunch of Wires）
- 2018 年由 Ramin Farjadrad（后来创立 Eliyan）向 OCP ODSA 提出，成为 OCP 的多 die 互连规范；
- 与 OpenHBI 最大的路线差异：BoW 明确把"标准有机基板封装"当一等公民，不强制硅 interposer/桥。初始规范单线 2–16 Gbps、130 µm 凸点间距即可跑；分 BoW-Basic（高级封装/C4）、BoW-Fast、BoW-Turbo 等档位；
- BoW 2.0（2023）把单线速率翻倍到 32 Gbps，并支持 lane 方向可配置；Eliyan 用 5nm 测试芯片演示了首个符合 BoW 2.0 的硅片，130 µm 间距下做到 40 Gbps/bump、>2 Tbps/mm；
- 后续 BoW 2.1 增加了面向内存 chiplet 连接的 Memory Addendum。
一句话：BoW 的赌注是"便宜"——用成熟封装换取 chiplet 生态的普及，技术灵魂是干扰消除（interference cancellation）电路，让单端信号在劣质信道上也能跑高速。
IEEE 1838
这个不是互连协议，而是测试标准，放在这里是因为它属于 chiplet 标准拼图的另一块：
- 全称IEEE Std 1838-2019, Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits，2019 年 11 月批准，由 imec 发起推动；
- 核心思想是die-centric：每颗 die 各自带上标准化的测试访问硬件（PTAP 主测试端口、STAP 次级测试端口、DWR die 包装寄存器、可选的 FPP 灵活并行端口），多颗合规 die 堆叠起来后自然涌现出一个栈级测试架构；
- 覆盖 pre-bond（堆叠前）、mid-bond（部分堆叠）、post-bond（完整堆叠）各测试阶段，主要针对 TSV 互连；
- 与 IEEE 1149.1（JTAG）、1500（核测试 wrapper）、1687（IJTAG）协同工作，是"JTAG 家族向三维延伸"的那一层。
它解决的问题是：chiplet 市场里 die 来自不同厂商，封装成一颗芯片后，测试激励如何从封装引脚穿过底层 die 送到上层 die——没有它，"买别人芯粒来封装"就无法保证可测性。
总结
| 标准 | 主导方 | 类型 | 单线速率 | 凸点间距 | 能效 | 现状定位 |
|---|---|---|---|---|---|---|
| AIB 1.0/2.0 | Intel → CHIPS Alliance | 并行 D2D PHY | 2→6.4 Gbps | 55/45/36 µm | 0.85→0.5 pJ/bit | 历史奠基，Intel FPGA 在用 |
| OpenHBI | Intel → OCP ODSA | 并行 D2D PHY（HBM 血统） | 8→16 Gbps | 40 µm | ~0.4–0.5 pJ/bit | 边缘密度标杆，后被 UCIe 分流 |
| BoW 1.0/2.0 | Eliyan → OCP ODSA | 并行 D2D PHY | 2–16→32 Gbps | 130 µm（标准封装） | ~0.5 pJ/bit | 主打低成本有机基板 |
| IEEE 1838 | IEEE（imec 发起） | 3D 堆叠测试架构 | —（非数据接口） | — | — | chiplet 可测性的基础设施 |
从演进脉络看，这四者正好拼出 chiplet 标准化的完整图景：AIB 开源破冰 → OpenHBI/BoW 分别探索"高密度"和"低成本"两条路线 → UCIe 统一收敛；而 IEEE 1838 在旁解决"封装后怎么测"的问题。精读顺序建议：AIB spec（GitHub 免费，结构最简单）→ OpenHBI spec（理解 HBM 式差分 strobe 设计）→ BoW 2.0 spec（理解信道受限时的取舍）→ 1838（做 DFT 时再看）。