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做FPGA开发头一个绕不开的外设通信接口，用一句玩笑话总结就是：点灯容易，串口难调。很多新手从流水灯跳到串口通信时，会在USB转TTL这个环节卡上一整天——明明下载线是好的，驱动也装了，可串口助手就是收不到数据，或者收到一堆乱码。这篇文章就是把这条链路彻底讲透：USB转TTL到底在转什么、CH340G外围电路怎么搭、FPGA端UART收发模块怎么实现，以及上板调试时常见的一堆坑。适合刚接触FPGA、还在用USB Blaster或JTAG调试的同学，也适合想自己画一块串口调试板的硬件爱好者直接参考。

1. 方案选型：为什么USB转TTL是新手的“保命外设”

1.1 先搞清楚USB转TTL到底在转什么

很多人把USB转TTL当成一根“线”，实际上它是一个完整的协议转换设备。电脑USB口里跑的是USB协议，主从架构、差分信号、以帧为单位传输；而FPGA、MCU上的UART串口跑的是异步串行协议，点对点、单端电平、按位传输。两边协议完全不对等，所以必须有一颗桥接芯片在中间做翻译——这就是USB转TTL小板上那颗黑色芯片的职责。

TTL电平这个说法要特别注意：传统TTL是5V逻辑，但现代FPGA的IO Bank供电普遍是3.3V甚至1.8V，所以串口引脚上正常的TTL电平是0~3.3V（以FPGA所在Bank电压为准）。USB转TTL板子上的TXD、RXD引脚，输出的就是这种0~3.3V逻辑电平，可以直接连到FPGA的普通IO上。而早期的RS-232串口用的±12V电平，和TTL完全不是一回事，不能直接插——这也是为什么很多人从老式串口设备切换到USB转TTL时会烧芯片，本质是电平整定问题。

1.2 主流USB转UART桥接芯片对比

市面上常见的USB转TTL方案不多，我这儿直接拉个表对比，大家照着选就行了：

从项目标题就能看出，我推荐CH340G。原因有三：第一，价格便宜，SOP-16封装对新手焊接极其友好，直插转DIP都行；第二，Windows 10/11系统基本免驱，插上就能在设备管理器里看到COM口，省去折腾驱动的环节；第三，资料全，Datasheet是中文的，网上能搜到的参考电路和PCB工程不计其数。CP2102性能更稳但封装太小，FT232正品贵且假货多，PL2303早期版本在新系统上驱动冲突严重。综合而言，CH340G是新手期性价比最高的选择。

1.3 CH340G的版本差异：别买错后缀

CH340系列有很多后缀：CH340G、CH340C、CH340E、CH340N、CH340B。新手最容易踩的坑是买错封装或者选错引脚数量。CH340G是SOP-16封装，外置12MHz晶振，功能最全，适合学习和DIY；CH340C是CH340G的无晶振版本，内置时钟，SOP-16，少了两颗电容和一颗晶振，对新手反而更省事；CH340E是SOP-8小封装，引脚少但依然需要外置晶振；CH340N也是SOP-8，无晶振版，常用于小体积产品。

我个人的建议是：学习用优先选CH340C或者CH340G。CH340C省去晶振，外围器件最少，即使焊接经验不足也能一次成功。但考虑到题目里专门提到“CH340G电路详解”，下面我会重点讲CH340G的最小系统，因为它的电路更经典，理解了带晶振的版本，无晶振版本的核心原理也就懂了。

2. UART协议底层拆解：FPGA串口通信的原理根基

2.1 一帧串口数据长什么样

在写FPGA代码之前，必须把UART协议本身搞明白。UART是异步协议，收发双方没有独立的时钟线，全靠约定波特率和对线电平的采样来同步。平时不传输数据时，TX线保持高电平（空闲态）；要发送一帧数据时，先拉低一个比特时间，作为起始位，告诉接收端“准备接收”；然后逐位发送8个数据位（通常LSB在前，即低位先发）；最后拉高至少一个比特时间，作为停止位。

如果开启校验位，那么数据位后还有一个校验位，常见的有奇校验和偶校验。对FPGA和上位机调试来说，默认配置就是“8-N-1”：8个数据位，无校验，1个停止位。这个约定看起来简单，但每个细节都直接影响收发能否成功。比如有些设备默认是“8-E-1”（偶校验），如果上位机和FPGA不匹配，收到的就是乱码或直接无响应。新手一定要养成习惯：先确认双方波特率一致、校验位一致、数据位一致，再去查硬件。

2.2 波特率与分频计算：这是FPGA端的核心

波特率就是每秒传输的比特数，常见值有9600、115200、921600等。FPGA靠系统时钟产生一个特定频率的使能信号来“按节奏”发送或采样数据。以最常见的50MHz系统时钟为例，要产生115200bps的波特率，分频计数器的计数上限是：

50000000 / 115200 = 434.027...

实际取整数434，那么一个比特持续434个时钟周期。由于取整造成的误差约为0.006%，远比UART协议允许的2%~3%误差小，完全可以忽略。如果系统时钟是27MHz，想产生115200，就是27000000 / 115200 = 234.375，取234后误差稍大，但在短帧传输下也够用，因为UART是在每个数据位的中间采样，即使每位有点小偏差，只要一帧范围内误差累积不超过半个位宽就不会出错。

波特率分频设计时有一个小技巧：用“计数器值 = 系统时钟 / 波特率”来定义参数，而不是硬编码一个数字。这样以后换时钟频率或换波特率，只需改动参数定义，不需要改逻辑代码。我见过太多新手把分频值写死在状态机里，调试时想换个9600试试，还得满代码找数字，非常痛苦。

2.3 FPGA端UART发送模块的设计思路

发送模块其实就是一个状态机：空闲态（IDLE）保持TX线高电平，检测到发送请求后拉低起始位，然后按bit计数依次发送数据位和停止位。这里有两个容易出问题的细节：一是起始位持续时间和数据位持续时间必须完全相等，都等于“波特率分频值”个时钟周期；二是发完停止位后要回到IDLE态，并且置高TX线，否则接收端可能把新的起始位误判成上一字节的延续。

下面是一个可直接使用的UART发送模块Verilog代码，采用50MHz时钟、115200波特率，你可以把它封装成IP核反复使用：

module uart_tx #( parameter CLK_FREQ = 50_000_000, parameter BAUD_RATE = 115200 )( input wire clk, input wire rst_n, input wire tx_start, input wire [7:0] tx_data, output reg tx, output reg tx_busy ); localparam BIT_CNT_MAX = CLK_FREQ / BAUD_RATE - 1; reg [15:0] cnt; reg [3:0] bit_cnt; reg tx_start_d0; wire tx_start_pulse = tx_start & ~tx_start_d0; localparam IDLE = 2'b00; localparam START = 2'b01; localparam DATA = 2'b10; localparam STOP = 2'b11; reg [1:0] state; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; tx <= 1'b1; cnt <= 16'd0; bit_cnt <= 4'd0; tx_busy <= 1'b0; end else begin tx_start_d0 <= tx_start; case (state) IDLE: begin tx <= 1'b1; tx_busy <= 1'b0; cnt <= 16'd0; bit_cnt <= 4'd0; if (tx_start_pulse) begin state <= START; tx_busy <= 1'b1; tx <= 1'b0; end end START: begin if (cnt == BIT_CNT_MAX) begin cnt <= 16'd0; state <= DATA; tx <= tx_data[0]; end else begin cnt <= cnt + 1'b1; end end DATA: begin if (cnt == BIT_CNT_MAX) begin cnt <= 16'd0; if (bit_cnt == 4'd7) begin bit_cnt <= 4'd0; state <= STOP; tx <= 1'b1; end else begin bit_cnt <= bit_cnt + 1'b1; tx <= tx_data[bit_cnt + 1'b1]; end end else begin cnt <= cnt + 1'b1; end end STOP: begin if (cnt == BIT_CNT_MAX) begin cnt <= 16'd0; state <= IDLE; tx_busy <= 1'b0; end else begin cnt <= cnt + 1'b1; end end endcase end end endmodule

这段代码的要点是：起始位时直接赋低电平，数据位时按bit_cnt索引逐位发送，停止位重新拉高并等待一个位宽。tx_busy信号对外提示发送忙状态，上层逻辑在tx_busy拉高期间不要发起新的发送请求，否则会丢掉数据。实际上FPGA内部有很多UART核可以用，但新手一定要亲手写一遍发送状态机，这是理解异步协议最好的方式。

2.4 FPGA端UART接收模块的设计思路

接收比发送稍微复杂一点，核心是“边沿检测+中间采样”。空闲时RX线为高电平，当检测到下降沿时，说明收到起始位，进入接收状态。此时不能立刻采样，而是要在起始位的中点（即半个位宽之后）确认还在低电平，防止毛刺干扰误判。之后每隔一个位宽采样一次数据位，连续采样8次，最后确认停止位为高。

module uart_rx #( parameter CLK_FREQ = 50_000_000, parameter BAUD_RATE = 115200 )( input wire clk, input wire rst_n, input wire rx, output reg [7:0] rx_data, output reg rx_done ); localparam HALF_BIT = CLK_FREQ / BAUD_RATE / 2 - 1; localparam BIT_CNT_MAX = CLK_FREQ / BAUD_RATE - 1; reg [15:0] cnt; reg [3:0] bit_cnt; reg rx_d0, rx_d1; wire rx_negedge = rx_d1 & ~rx_d0; localparam IDLE = 2'b00; localparam START = 2'b01; localparam DATA = 2'b10; localparam STOP = 2'b11; reg [1:0] state; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; cnt <= 16'd0; bit_cnt <= 4'd0; rx_data <= 8'd0; rx_done <= 1'b0; rx_d0 <= 1'b1; rx_d1 <= 1'b1; end else begin rx_d0 <= rx; rx_d1 <= rx_d0; rx_done <= 1'b0; case (state) IDLE: begin bit_cnt <= 4'd0; cnt <= 16'd0; if (rx_negedge) begin state <= START; cnt <= 16'd0; end end START: begin if (cnt == HALF_BIT) begin if (rx_d1 == 1'b0) begin cnt <= 16'd0; state <= DATA; end else begin state <= IDLE; end end else begin cnt <= cnt + 1'b1; end end DATA: begin if (cnt == BIT_CNT_MAX) begin cnt <= 16'd0; rx_data[bit_cnt] <= rx_d1; if (bit_cnt == 4'd7) begin bit_cnt <= 4'd0; state <= STOP; end else begin bit_cnt <= bit_cnt + 1'b1; end end else begin cnt <= cnt + 1'b1; end end STOP: begin if (cnt == BIT_CNT_MAX) begin cnt <= 16'd0; state <= IDLE; if (rx_d1 == 1'b1) begin rx_done <= 1'b1; end end else begin cnt <= cnt + 1'b1; end end endcase end end endmodule

接收模块里必须做两级同步（rx_d0、rx_d1），因为外部信号进入FPGA时可能处于亚稳态，两级触发器可以把亚稳态的概率降到足够低。另外，起始位中点采样时如果发现是高电平，说明刚才的下降沿是毛刺干扰，应该回到IDLE重新等待。这个“半步确认”机制是UART接收稳定的关键，很多人写接收代码不确认起始位，结果噪声一大就频繁误触发，后面调试时很难排查。

3. CH340G电路详解：照着搭就能稳定运行

3.1 CH340G引脚功能一次说清

先把CH340G的SOP-16封装引脚认全。核心引脚包括：1脚GND，4脚VCC（5V或3.3V供电），5脚XI、6脚XO外接12MHz晶振，7脚RTS#，8脚DTR#，9脚TXD，10脚RXD，11脚RI#，12脚DSR#，13脚DCD#，14脚CTS#，15脚V3。其中TXD和RXD是UART侧信号，RTS#、CTS#、DTR#、DSR#这些是流控和状态引脚，对纯数据收发来说可以不接。USB侧是D+和D-，直接连到USB座子的DP和DM。

特别要注意的是7脚~14脚这一排的多功能引脚，很多买回来的CH340G模块只引出了TXD、RXD、VCC、GND四个引脚，但如果你想用CH340G实现自动下载电路（像ESP32的自动烧录那样），就会用到DTR#和RTS#。V3脚是内部3.3V稳压输出，5V供电时V3脚接一个0.1uF退耦电容到地，同时V3脚也会输出3.3V电压供外部使用（要评估电流能力，不建议带大负载）；如果系统本身是3.3V供电，那么V3脚直接接VCC，这个细节写Datasheet时容易看漏。

3.2 CH340G最小系统电路搭建

一个完整可用的CH340G电路，除了芯片本身，还需要以下外围器件：

• VCC到GND之间的0.1uF去耦电容（必须紧贴芯片）
• 12MHz晶振，配22pF负载电容（两端各一颗，晶振电容和V3脚电容不可混用）
• USB数据线上的D+、D-走差分线，两个DP/DM引脚处各加一个串联电阻，常见取值22Ω或33Ω，用于抑制振铃
• 如果供电不稳定，VCC入口加一颗10uF电解电容做储能

画图时最容易犯的错是把晶振电容画在V3上，或者不接负载电容直接让晶振起振。12MHz晶振必须配电容，否则可能起振异常，导致PC端无法枚举设备。还有一种情况是USB线太长、供电不足导致芯片反复复位，所以电路设计上一定要保证USB口的5V经过磁珠或保险丝之后再给CH340G供电，不要直接怼在芯片脚上。

3.3 电平匹配：3.3V FPGA连CH340G的电压问题

CH340G的UART引脚（TXD、RXD）电平取决于VCC供电。如果你给CH340G供5V，它的TXD输出高电平也是5V，直接连到3.3V的FPGA IO上，长期使用会超过IO绝对最大额定值，轻则烧IO，重则烧芯片。很多新手没意识到这个问题，以为USB转TTL板上芯片供电多少V无所谓，结果FPGA莫名其妙个别引脚失效，查半天才发现是电平过压。

解决方案有三种：第一，CH340G用3.3V供电，这样TXD、RXD输出电平就是3.3V，和FPGA完美匹配，这是最简单可靠的做法；第二，CH340G用5V供电，但TXD串联一个1kΩ电阻再连FPGA，利用FPGA内部IO保护二极管钳位，这种做法有风险，不推荐新手用；第三，之间加电平转换芯片（如TXS0108E），适合多路信号混合的情况，串口单路没必要。我自己的板子一律用3.3V给CH340G供电，省心。

3.4 从原理图到实物：CH340G模块画板经验

如果你打算自己画一块CH340G转串口模块，布局上要把USB座放在板边，D+和D-从USB座出来后尽量等长、短距离走到芯片，中间不要打过孔。晶振靠近XI和XO引脚，晶振下方铺地铜，不要走信号线。CH340G芯片下方可以用一个实心地焊盘帮助散热和减少噪声。TXD和RXD引脚如果需要引出到排针，可以在排针附近预留几个GND引脚，方便调试时接地线。

如果只是新手学习，不一定要从零画板——直接买一块现成的USB转TTL模块，再按照我讲的方式检查供电电压和引脚定义，也可以完成FPGA串口通信。画板是进阶需求，核心是先跑通协议。

4. 完整实操记录：从FPGA工程到串口收发数据

4.1 硬件连接与驱动确认

先准备一套完整的硬件：FPGA开发板、USB转TTL模块（CH340G）、USB线、杜邦线。连接原则是交叉连接——USB转TTL模块的TXD接FPGA的RXD引脚，模块的RXD接FPGA的TXD引脚，GND必须共地。

这一步是新手最容易错的地方。很多人把TXD对TXD、RXD对RXD直连，结果一收数据就是乱码或完全没反应。串口通信是交叉互联，发送端连接收端，接收端连发送端。共地也一样重要：如果两个设备GND不连，电平参考点不一致，数据线即使接对也不会有稳定的高低电平。

插上USB转TTL模块后，到设备管理器看端口（COM和LPT），正常会出现一个“USB-SERIAL CH340”之类的COM口。如果是第一次使用，系统会自动安装驱动。如果显示黄色感叹号，需要手动装驱动。驱动安装包里包含的“CH340SER.EXE”可以直接运行，注意别在检测到设备之前乱装驱动，否则容易出现两个未知设备来回跳的灵异问题。

4.2 FPGA工程：UART收发测试代码

在Vivado（Xilinx FPGA）或Quartus（Altera FPGA）中新建工程，把上面的uart_tx和uart_rx两个模块添加进去。顶层模块里做这样的逻辑：收到PC发来的一个字节，原样回发；同时板载LED按收到的数据显示。这个“回环测试”是最实用的验证手段，收发是否正常一眼就能看出来。

module uart_loopback_top ( input wire clk, input wire rst_n, input wire rx, output wire tx, output wire [3:0] led ); wire rx_done; wire [7:0] rx_data; wire tx_busy; reg tx_start = 1'b0; reg [7:0] tx_data = 8'd0; uart_rx u_rx ( .clk(clk), .rst_n(rst_n), .rx(rx), .rx_data(rx_data), .rx_done(rx_done) ); uart_tx u_tx ( .clk(clk), .rst_n(rst_n), .tx_start(tx_start), .tx_data(tx_data), .tx(tx), .tx_busy(tx_busy) ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin tx_start <= 1'b0; tx_data <= 8'd0; end else if (rx_done) begin tx_data <= rx_data; tx_start <= 1'b1; end else if (tx_busy) begin tx_start <= 1'b0; end end assign led = rx_data[3:0]; endmodule

这个顶层模块里的一个细节是：tx_start触发一次后，要靠tx_busy信号来拉低，不然rx_done持续拉高时，会重复发送多次。实际项目中如果需要连续收发，建议用FIFO做缓冲，但新手验证阶段最简化逻辑就够了。

4.3 引脚约束：把RX、TX映射到物理引脚

这一步看似简单但坑最多。以为把rx分配到开发板的某个按键，把tx分配到LED，实际上按键和LED对应的引脚在开发板原理图里可能和某组外部接口复用。建议打开开发板原理图，找到扩展排针接口上的名字，比如标明“UART_RX”“UART_TX”的引脚。

以Xilinx Artix-7开发板为例，XDC约束文件里写：

set_property PACKAGE_PIN [get_ports {rx}] [你的RX引脚] set_property IOSTANDARD LVCMOS33 [get_ports {rx}] set_property PACKAGE_PIN [get_ports {tx}] [你的TX引脚] set_property IOSTANDARD LVCMOS33 [get_ports {tx}]

引脚分配错了，或者IO电平标准（IOSTANDARD）写成了LVCMOS18，就可能导致信号拉不起来或者电平不识别。还有一个容易忽略的点：如果是直接把USB转TTL模块用杜邦线捅在扩展排针上，注意杜邦线接头可能松动，接触不良时串口时好时坏。建议优先用带锁定功能的接线端子或者焊线，否则排查起来很折磨人。

4.4 串口助手配置与环路测试

烧录完成后打开串口助手，按下图配置：波特率115200，数据位8，停止位1，无校验位，无流控。关键点：关闭“发送新行”或者不要勾选“加回车换行”，否则FPGA收到的数据里会多出0x0D和0x0A两个字节，回显时你会发现只发了一个字符却回了三个，个别时候甚至表现为“乱码”。

先做最简单的手动测试：在发送框输入A（十六进制为0x41），点击发送，观察接收区是否出现A。如果出现了，说明FPGA到CH340G再到PC的整条链路是通的。再输入一组十六进制数据如01 02 03 04，观察是否原样回显。回显正常后，还可以做一个压力测试：设置串口助手每100ms自动发送一帧，持续半小时，看数据是否出现丢帧或错位。这个测试可以暴露出FPGA代码里接收FIFO缺失、逻辑时序不稳等问题。

4.5 数据格式进阶：ASCII与十六进制的坑

很多新手在串口助手看到十六进制和字符混在一起就慌了。比如发送41，如果用“十六进制发送”就是0x41，显示为字符A；如果用“文本发送”，实际发的是0x34、0x31两个字节（字符4和1的ASCII码），FPGA回显时回了4和1两个字符。这不是乱码，是格式理解问题。写FPGA代码时建议按照十六进制收发的思路来设计，上位机调试时固定使用“HEX发送/HEX显示”模式，能避免很多不必要的误会。

5. 常见问题排查与避坑实录

5.1 问题速查表

这里整理了一张我在调试FPGA串口通信时踩过或帮别人排查过的高频问题清单，按出现频率排列：

5.2 串口打不开或者识别异常的深度排查

如果CH340G插入电脑后没有出现任何反应，先看模块上的电源指示灯是否亮。如果不亮，大概率是USB线本身是充电线而不是数据线——这是新手最容易忽视的坑，充电线只有电源两根芯，不包含D+/D-，所以模块等同没插数据。解决方法是换一根确认能传数据的USB线。

如果电源灯亮但设备管理器没有任何反应，用手摸芯片表面温度。微热是正常，发烫说明芯片可能接反或VCC和GND短路，立即断电检查。用万用表测量CH340G的VCC和GND之间阻值，正常应该在几百欧姆以上，如果接近0，说明焊接短路或芯片已损坏。另外排查V3脚如果没有接0.1uF电容，芯片也可能无法正常工作。

还有一种情况是系统里装过旧版CH340驱动，导致新版驱动无法识别。处理办法是到设备管理器里手动删除设备并勾选“删除驱动程序软件”，然后重新插拔USB。Windows 11下尤其容易遇到驱动签名问题，如果安装时提示“数字签名缺失”，可以去安装包目录右键以管理员身份运行。

5.3 有信号但数据乱码、错位的三板斧

乱码问题本质是收发双方对每一位数据的“节奏”没有对齐。第一板斧：核对波特率。用示波器抓TXD引脚的波形，测量一帧起始位低电平的宽度，如果是115200就应该是8.68us左右，实际测出来如果是8.2us或9us，说明模块或FPGA时钟有偏差。第二板斧：检查数据位顺序。UART是LSB first，如果哪位自作聪明在FPGA里做了位序反转，上位机收到的每个字节都会变成倒序。第三板斧：检查校验位和停止位。把串口助手配置为“8-E-1”而FPGA按“8-N-1”解析，就会把所有数据都错位。

实测中还有一个高频原因：FPGA开发板和USB转TTL模块没有共地。尤其是用独立供电的FPGA板子和独立供电的USB转TTL小板时，两边各有一个参考地，如果不连GND，波形虽然看起来有高有低，但电平参考点不同，接收端读到的根本不是稳定的0或1。判断方法是先把两边的GND用杜邦线连上，看乱码是否立刻消失。

5.4 关于CH340G的“自动下载电路”进阶经验

调试完串口通信后，大家往往会想试着把CH340G用于“一键下载”电路。CH340G的DTR#和RTS#在芯片内部是互相配合的，可以在PC端控制串口时产生特定的电平跳变序列，利用这个序列去控制FPGA配置芯片的复位和下载模式引脚，实现自动进入下载模式。但这需要具体分析FPGA配置引脚的时序要求，尤其是DTR#和RTS#的时序关系，不同FPGA厂商要求不一样。

这里只提醒一点：自动下载电路里一定要加三极管或者MOS管做电平转换和缓冲，不要直接把DTR#接到FPGA配置引脚。CH340G的DTR#和RTS#是推挽输出，高电平时能输出VCC，低电平时是0V，但驱动能力有限，且和FPGA配置逻辑的电平逻辑可能是反的。我调试自动下载时序时，就遇到过因为时序毛刺导致FPGA反复进入配置模式的情况，后来加上下拉电阻、调整RC延迟才解决。新手期建议先纯手动按复位下载，自动下载是后续进阶的玩法。

最后分享两个小技巧

一个是串口调试时给FPGA程序里加一个“心跳回包”。每隔1秒FPGA主动向上位机发一个固定字节，如果串口链路正常，串口助手会稳定收到心跳；如果中间断连或者死机，心跳立刻消失。这个习惯能帮你快速区分是硬件链路问题还是FPGA逻辑问题。

另一个是把串口助手换成支持脚本的调试工具，比如Python的pyserial库或者自带脚本功能的串口调试软件，可以自动做压力测试和数据校验，以后调其他外设（GPS模块、蓝牙模块、传感器模组）时也都能复用。从一台电脑、一块FPGA、一个USB转TTL模块开始，把串口通信彻底吃透，后面任何带UART接口的芯片在你眼里都会透明不少。