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上周帮朋友看一块 28V 供电的采集板，规格书上写着输出 5V、纹波要求小于 5mV，他选的是一颗标称纹波 20mV 的 DC-DC 电源模块，实测峰峰值 60mV，上面还叠着一串 80MHz 左右的毛刺，后级 ADC 的底噪直接被抬高了一档。他一开始的反应是"电容堆得不够多"，把输出端从 22µF 加到 220µF，纹波只降到 45mV，毛刺一点没动。折腾两天之后才发现，问题根本不在容量上——反馈取样点取错了位置，测量用的还是示波器标配的长地线夹。这件事特别典型，电源噪声这个词在电源模块的实际工程里，从来不是单一指标，而是好几个不同频段、不同耦合路径的东西被打包在一起。你如果不先把它们拆开，后面所有降噪动作都是撞运气。

这篇内容想聊的就是这件事：围绕电源模块本身，怎么把输出噪声一步一步压下去。我把它整理成三种从不同层面下手的方法——选型层面掐源头、滤波层面做衰减、布局接地层面断耦合。三种方法不是三选一，而是依次递进的关系，只做其中一种，通常只能拿到一半效果。内容适合正在做电源模块设计、尤其是 28V 转 5V 这类工业与车载供电场景的硬件工程师，也适合刚接触 dcdc 电源模块电路设计、被纹波和 EMI 折腾过的新人。下面所有的计算和参数，都可以直接拿去套自己的项目。

1. 先把噪声摸清楚：纹波、开关尖峰和共模不是一回事

1.1 电源模块输出端混着的三层噪声

很多人拿到电源模块第一件事就是接示波器看峰峰值，然后拿这个数字去和手册比对，比完就懵了。原因在于，模块输出端看到的噪声至少混了三层东西，它们的频率、来源和抑制手段完全不同。

第一层是开关纹波，频率等于模块的开关频率，或者是它的整数倍。比如一颗 500kHz 的降压模块，输出端就有一个 500kHz 的三角波，幅度通常几毫伏到几十毫伏，取决于电感量、输出电容和负载电流。这一层是"设计出来的"，属于原理性存在，压它的手段是加大 LC 或者提高开关频率。

第二层是开关尖峰与振铃，频率通常在 20MHz 到 200MHz 这个区间。它来自功率回路的寄生参数：高侧开关开通和关断的瞬间，功率环路里的寄生电感与开关管的输出电容发生谐振，产生一段快速衰减的高频振荡。这一层的幅度往往比纹波本身还大，而且它才是让后级 ADC、射频前端、运放真正难受的元凶。

第三层是共模噪声，它不走输出线，而是通过模块内部的寄生电容、PCB 的杂散电容耦合到机壳地或者系统地，再回流到输入侧，形成一个大的环路。这一层用普通的单端探头基本测不出来，需要用电流探头或者专门的共模测试夹具。

把这三种混在一起看峰峰值，就像把体重、血压和血糖三个指标加起来说"健康值是 200"，毫无意义。

1.2 为什么手册标称纹波和实测能差一个数量级

电源模块手册上写的"输出纹波 20mV"，绝大多数是在特定条件下测的：标称输入电压、额定负载、25℃、并且测量带宽做了 20MHz 限制，探头用的是靠测方式。你换个输入电压、换个负载、把带宽放到全带宽，读数立刻就不一样了。

差异主要来自三个地方。一是测量手法，用示波器标配的那根十几厘米长的鳄鱼夹地线，光是这根线引入的环路天线效应就能耦合进来几十毫伏的高频噪声，你测到的一大半其实是空间辐射而不是电源本身的输出。二是负载条件，很多模块在轻载时会从强制 PWM 切到省电的 PFM 或者 Burst 模式，这时候开关频率变得不固定，纹波反而变大，而且频谱是散的。三是电容的直流偏压效应，这个最隐蔽——你在输出端放一颗标称 100µF 的 X7R 陶瓷电容，在 5V 直流偏置下实际容量可能只剩 40µF 不到，滤波效果直接打折。手册的测试条件里未必会写清楚这一点。

所以第一步不是急着加器件，而是先把噪声按频段拆开看。我通常的做法是：示波器先用 20MHz 带宽限制看纹波基底，再放开带宽看尖峰，最后用频谱分析仪或者带 FFT 功能的示波器看整个频谱分布。只有先把这三层看清楚，才知道后面的力气该往哪儿使。搞不清楚这一点就往上堆电容，最常见的结局就是纹波降了一点点，高频尖峰纹丝不动。

2. 方法一：在选型阶段把噪声源头掐掉

2.1 DC-DC 打头、LDO 收尾的级联路线怎么排

降噪最省力的办法永远是在源头解决，而不是在输出端擦屁股。对于 28V 转 5V 这类输入输出压差比较大的场合，单靠一颗模块包打天下是有代价的，比较稳妥的路线是DC-DC 先降压、LDO 后收尾。

为什么必须这样排？LDO 的优点是输出噪声极低、PSRR 好、没有开关动作，但它的致命伤是效率等于输出电压除以输入电压。如果你直接拿 LDO 从 28V 降到 5V，效率只有 5/28 约 18%，剩下 82% 全部变成热量，一颗 1A 输出的 LDO 要耗散 23W，这个散热根本没法做。所以必须让 DC-DC 先把电压拉到一个合理的中间值，比如 6V 或者 5.5V，再由 LDO 完成最后一段。

中间电压的选取有讲究。压差留得越大，LDO 的 PSRR 越好、瞬态响应越从容，但损耗越大；压差留得太小，比如 5.5V 转 5V，LDO 在重载或者输入跌落时可能掉出调整区，输出跟着输入一起抖。我的经验是留 0.5V 到 1V 的压差，同时确认 LDO 在最大负载电流下的最小压差（dropout）指标，别只看典型值。

还有一个经常被忽略的点：LDO 的 PSRR 不是全频段都好的。它在几百赫兹到几十千赫兹这个区间可以做到 60dB 以上，但过了 100kHz 之后会快速下降，到 1MHz 时可能只剩 20dB 到 30dB。也就是说，DC-DC 那 500kHz 的开关纹波，LDO 只能帮你衰减二三十倍，真正的高频尖峰它基本无能为力。所以级联的意义是"把中低频压干净、把高频交给后级滤波"，而不是指望 LDO 一劳永逸。

2.2 开关频率、工作模式和展频功能的取舍逻辑

选模块的时候，大家习惯先看效率和价格，其实对降噪影响更大的三个参数是开关频率、工作模式和有没有展频。

开关频率往上走，好处是 LC 滤波器的转折频率可以做高，电感和电容都能变小，输出纹波也容易压。但代价有两个：一是开关损耗随频率线性上升，效率掉得快；二是高频谐波往更高频段搬，反而更容易通过寄生电容耦合出去，滤波也更难。我的经验区间是 300kHz 到 1MHz，兼顾效率和噪声。超过 2MHz 之后，PCB 上的寄生参数开始主导一切，布局稍微不讲究就前功尽弃。

工作模式是很多人会忽略的。模块标称的纹波往往是满载、强制 PWM（FCCM）条件下的，一旦负载掉到 10% 以下进入 PFM 或者 Burst 模式，开关频率就开始随负载漂移，纹波变大不说，频谱也不再是干净的基波加谐波，而是散开的一堆低频成分。如果你的负载会在轻载和重载之间来回切换，而且对噪声敏感，那就必须选支持强制 PWM 模式的模块，哪怕牺牲一点轻载效率。

展频功能（Spread Spectrum）是把开关频率在中心值上下做小幅度周期性抖动，把原本集中在单一频点的能量摊开到一段频带上，峰值可以降低 5dB 到 10dB，对付传导发射和辐射发射的峰值测试很有效。但它有两个副作用要清楚：一是输出纹波会略微变大，因为频率在变；二是如果你的系统里有其他电路需要和开关频率同步（比如某些 ADC 的采样时钟、通信模块的载波），展频会引入额外的抖动。所以展频是"用来过认证"的工具，不是万能的降噪药，用之前先想清楚系统里有没有需要频率稳定的环节。

2.3 28V转5V这类高压差场景的选型陷阱

28V 系统的输入范围通常不是"稳稳的 28V"，工业上常见 18V 到 36V，车载和航空场景还会叠加几十伏的瞬态尖峰。选模块时如果只按标称 28V 去挑，很容易在冷启动或者负载突卸的时候翻车。

这类场景里有几个具体的坑。第一是最小导通时间。28V 转 5V，如果开关频率定在 1MHz，占空比只有 5/28 约 0.18，导通时间不到 180ns。很多模块的最小导通时间在 100ns 到 150ns 这个量级，高频输入下会直接触发跳周期，输出纹波瞬间变大甚至出现低频振荡。所以高压差场景我一般会把开关频率压到 300kHz 到 500kHz，给占空比留余量。

第二个坑是输入电容的耐压和直流偏压。28V 系统里输入电容至少要选 50V 耐压，而且要注意高压下陶瓷电容的容量衰减——一颗 50V/10µF 的 X7R，在 28V 偏置下实际容量可能只有 4µF 左右。按标称值算出来的滤波效果，实际会差一半。我通常按"标称容量的 40%"来估算，或者干脆选容量更大的一档。

第三个坑是反馈电压的取样位置。高压差场景下输入电压变化幅度大，如果反馈点取在滤波电感之前，负载调整率会明显变差，输出电压随负载电流漂移。这一点在三方法中的布局章节还会展开说。

3. 方法二：输入输出滤波网络的搭建

3.1 输出侧 π 型滤波与多级 LC 的参数计算

选型定下来之后，输出端的滤波网络就是降噪的主战场。最常见的结构是 π 型滤波，也就是"电容—电感—电容"三段，它的幅频特性是二阶滚降，每十倍频程衰减 40dB。

转折频率的计算很直接，二阶 LC 的转折点是fc = 1/(2π√(LC))。假设开关频率 500kHz，我选了 4.7µH 电感和 22µF 电容，转折频率算下来大约 15.6kHz，那么在 500kHz 处的衰减量大约是40×log10(500/15.6)约 60dB。看起来很美，但实际做不到，因为电感的直流电阻、电容的 ESR 和 ESL 会在高频段把理想曲线拉平。

import math fsw = 500e3 # 开关频率 L = 4.7e-6 # 4.7 uH C = 22e-6 # 22 uF（标称值） fc = 1 / (2 * math.pi * math.sqrt(L * C)) atten_ideal = 40 * math.log10(fsw / fc) # 用 40% 有效容量修正直流偏压带来的衰减 C_eff = C * 0.4 fc_eff = 1 / (2 * math.pi * math.sqrt(L * C_eff)) atten_real = 40 * math.log10(fsw / fc_eff) print(f"理想转折频率 {fc/1e3:.1f} kHz，理想衰减 {atten_ideal:.1f} dB") print(f"修正后转折频率 {fc_eff/1e3:.1f} kHz，修正衰减 {atten_real:.1f} dB")

跑一遍就能看到差距：理想值是 60dB，按 40% 有效容量修正后转折频率升到 24.7kHz，衰减降到 52dB。这还只是纸面计算，实际板子上再打个折。

需要注意的是，二阶 LC 在转折频率附近会有一个谐振峰，如果不加阻尼，这个峰可能比原始纹波还高，而且相位裕度会变差，严重的会导致输出振荡。加阻尼的办法有两个：一是在电容旁边并一个 RC 阻尼支路，二是利用电解电容或者聚合物电容本身的 ESR 做阻尼。用陶瓷电容做输出滤波的场合，因为 ESR 极低，阻尼必须额外加，否则谐振峰会很明显。

如果想衰减再狠一点，可以做两级 LC 级联，变成四阶，滚降变成 80dB/dec。但级联有个前提：级与级之间要考虑阻抗匹配，第二级的输入阻抗不能太低，否则前一级的阻尼效果会被破坏。我一般会在两级中间加一个小容量的 RC 吸收，把两级的谐振峰分别压住。

3.2 电容选型：ESR、ESL 和自谐振频率决定了一切

很多人选电容只看容量和耐压，其实对高频噪声来说，ESR 和 ESL 才是决定性的。

电容不是理想元件，它有一个等效串联电阻 ESR 和一个等效串联电感 ESL。在自谐振频率以下，它表现为电容；超过自谐振频率之后，它变成电感，阻抗反而随频率上升。自谐振频率的公式是SRF = 1/(2π√(ESL·C))。

一颗 22µF 的陶瓷电容，ESL 大约 0.5nH 到 1nH，自谐振频率在 1MHz 到 1.5MHz 左右。也就是说，对 500kHz 的开关纹波它还有效，但对 80MHz 的开关尖峰，它已经完全变成电感了，根本起不到旁路作用。这就是为什么高频尖峰用大电容压不住。

正确的做法是大小容量并联、覆盖不同频段。同一位置通常放三档：10µF 到 22µF 的陶瓷负责中低频纹波，1µF 负责几百千赫到几兆赫，100nF 甚至 10nF 负责几十兆赫以上的高频。但要注意，并联之后电容之间、电容和走线电感之间可能形成新的谐振点，所以不是越多越好，一般三档到四档足够。

还有一个实际操作的细节：阻尼用的电解电容低温性能。在 -40℃ 的工业环境里，铝电解的 ESR 可能上升五到十倍，原本用来做阻尼的那部分电阻变大，阻尼效果反而变好，但同时滤波能力下降。所以宽温场景我倾向于用聚合物电容替代电解，代价是成本上升。

3.3 输入侧反射纹波电流与共模噪声的抑制

大部分人的注意力都在输出端，其实输入端同样需要滤波，而且往往被忽略得更彻底。

DC-DC 模块的输入电流是脉冲式的：高侧开关导通时从输入电容和源抽取一个大电流，关断时电流接近零。这个脉冲电流会沿着输入线往上游走，在源阻抗上产生电压波动，形成反射纹波电流。它有两个后果，一是干扰同一根母线上的其他设备，二是如果源阻抗和模块的负输入阻抗匹配不当，会产生低频振荡，也就是常说的 Middlebrook 判据问题——源侧的输出阻抗在某个频段超过了模块的输入阻抗模值，系统就不稳定。

输入侧的处理办法是加一级 LC 滤波，但这个 LC 必须做阻尼，否则振荡更严重。经验做法是输入电感和输入电容构成低通，转折频率设在开关频率的十分之一以下，同时在电感上并一个 RC 阻尼支路吸收谐振能量。

共模噪声这一侧，就需要共模扼流圈出场了。它把火线和回线绕在同一个磁芯上，差模电流产生的磁通相互抵消，共模电流产生的磁通相互叠加，因此对共模呈现高阻抗、对差模几乎无影响。选型时看两个参数：共模阻抗（通常在几百千欧量级）和额定电流。要注意共模扼流圈总有漏感，漏感会带来一部分差模阻抗，有时候反而是好事，但也可能在特定频率上形成谐振。

提示：磁珠和陶瓷电容并联使用时，两者会在某个频率形成 LC 谐振，谐振点的阻抗反而比不装磁珠时更低，噪声会被放大。如果非要加磁珠，一定先量一下它的阻抗-频率曲线和电容的自谐振点，确认谐振峰落在不在意的频段，或者串一个小电阻做阻尼。

4. 方法三：布局、接地与屏蔽

4.1 热回路最小化和 SW 节点铜皮面积的取舍

滤波器件选得再好，布局一塌糊涂照样白搭。开关电源的布局里，**热回路（hot loop）**是第一优先级，它指的是输入电容、高侧开关、低侧开关回到输入电容这一圈高频电流流经的路径，这个环路的面积直接决定了寄生电感的大小，也就直接决定了开关尖峰的幅度。

原则上，输入陶瓷电容要尽可能贴近模块的 VIN 和 GND 引脚，距离控制在 5mm 以内，而且电容到引脚之间的走线要宽、要短、要避免打孔绕行。这一颗电容是高频噪声的第一道防线，它的位置比它的容量更重要。我见过太多板子把 100µF 的电容放在离引脚两厘米远的地方，然后抱怨尖峰大——那颗电容在高频上根本来不及响应，等于没装。

SW 节点的处理是个典型的取舍。SW 是开关节点，它上面是跳变的方波，铜皮面积越大，向空间辐射的能力越强（相当于一个天线），同时也越容易通过寄生电容耦合到邻近走线。所以常规建议是 SW 铜皮尽量小。但另一方面，SW 节点的铜皮还承担着散热功能，面积太小会导致开关管温升过高。我的做法是：SW 铜皮先按满足散热的最小面积做，如果辐射超标，再考虑在 SW 下方铺一层完整的地平面做屏蔽，而不是一味地缩小铜皮。

还有一点很关键：SW 节点正下方的相邻层不要走任何敏感信号。最好在 SW 下方紧邻一层放完整的 GND 平面，让高频噪声有一条低阻抗的回流路径，而不是到处乱窜。层叠设计上，功率层和信号层之间至少隔一层完整的地。

4.2 反馈取样走线与开尔文连接

反馈走线是电源模块降噪里最容易被低估的一环。它的作用是把输出电压的信息送回模块的误差放大器，如果这条线上叠加了噪声，模块就会把噪声当成电压波动去"纠正"，反而让输出抖得更厉害。

第一个原则是反馈点必须取在输出滤波电容之后，而且要用开尔文连接。开尔文连接的意思是，取样走线单独从输出电容的两个焊盘引出，和承载大电流的功率走线分开走，不要共用一段铜皮。因为功率走线上有压降，如果反馈点取在功率走线上，负载电流一变，取样电压就跟着变，负载调整率直接崩掉。

第二个原则是反馈走线要远离 SW 节点和电感。理想情况下，反馈走线走在内层，两边用地线包住做屏蔽，或者走成"地—信号—地"的三明治结构。走线本身要细（因为不载流），但要尽量短。反馈分压电阻要靠近模块的 FB 引脚放置，不要让 FB 引脚引出一根长线去接电阻，那样等于在天线上取样。

第三个原则是单点接地。反馈的地要单独走一根线回到输出电容的负极，不要就近打到附近的地平面上。因为地平面上是有电位差的，功率电流流过地平面会产生压降，如果反馈地就近接，实际上取的是一个带噪声的地参考。

注意：我见过一个案例，纹波从 15mV 降到 3mV，唯一的改动就是把反馈线从顶层绕到内层，并且把取样点从电感前移到输出电容后。器件一个没动，效果立竿见影。所以布局这块的性价比其实是最高的。

4.3 地平面处理、屏蔽罩与敏感电路隔离

接地这件事在混合信号系统里永远是争论焦点。我的做法比较明确：功率地和信号地分开布置，在电源模块输出电容的负极做单点连接。功率地承载大的开关电流，上面有丰富的噪声；信号地要干净，给运放、ADC、基准源用。两块地分开之后，功率噪声不会通过地平面串到信号侧。

需要强调的是，这里的"分开"不是把地平面切成两块然后靠一个过孔连起来，那种做法在高频下基本无效，因为过孔本身有电感，噪声照样能绕过去。正确的做法是物理上分区：功率器件集中在一块区域，敏感器件集中在另一块，两块地通过一段窄的连接桥或者一个专门的位置相连，让大电流的回流路径不经过敏感区域。判断标准是看回流电流的路径，而不是看铺铜的边界。

屏蔽是最后一道防线。如果模块本身带金属屏蔽罩，那是最好的，注意屏蔽罩的接地要多点、低阻抗，最好是四周都焊到地平面上，不能只焊一角。如果模块没有屏蔽罩，可以在模块外围加一个金属罩，但要注意罩子与内部元件之间留足够的爬电距离和电气间隙，而且罩子不能形成短路环路。

敏感电路的隔离，核心思路是物理距离和方向。电感是主要的辐射源，它的磁场会向四周扩散，所以敏感电路要远离电感，尤其是不要在电感的轴向正对着放。如果空间受限，可以把电感旋转 90 度，让它的磁场方向和敏感走线垂直，耦合会小很多。ADC 的模拟输入、晶振、基准源这类电路，尽量放在板子远离电源模块的一端，中间用地平面和地过孔阵列做隔离墙。

5. 降噪之后怎么验证：测量方法与常见误判

5.1 探头选择与靠测手法

改完板子之后，最怕的就是"测出来变好了，实际没变好"。电源噪声测量里，方法本身带来的误差经常比噪声本身还大。

第一步是丢掉鳄鱼夹地线。示波器标配的那根十几厘米长的地线夹，和探头尖构成一个面积可观的环路，空间里的磁场、电场都会在上面感应出电压，你测到的很大一部分是环境噪声。正确做法是用弹簧地线（tip and barrel），也就是把探头前端的接地弹簧直接压在测量点旁边的地平面上，让测量环路面积做到最小。

第二步是选择合适的耦合方式和带宽。测纹波基底的时候用 AC 耦合，打开 20MHz 带宽限制，这样能滤掉大部分高频干扰，看到干净的纹波。测高频尖峰的时候放开带宽限制，但要清楚这时候测到的是"电源噪声加环境耦合"的混合结果，需要在屏蔽环境下对比。

第三步是测量点的选择。一定要测输出电容的两个焊盘，而不是输出连接器，也不是板子边缘。测量点离输出电容越远，走线上的压降和耦合进来的噪声越多，读数就越失真。如果要做对比实验，前后两次的测量点、探头、带宽设置必须完全一致，否则数据没有可比性。

如果需要做正式的传导发射或者辐射发射测试，那就得上频谱分析仪加 LISN（线路阻抗稳定网络），按相应的标准来，这个和板级的示波器测量是两回事，不能互相替代。

5.2 对比数据怎么看，哪些"降噪"其实是假象

做完改动之后拿到数据，有几个常见的误判要特别小心。

第一种是把带宽限制带来的下降当成降噪成果。原来全带宽测 60mV，改完板子后习惯性开了 20MHz 限制，测到 15mV，然后就以为降了 75%。实际上你可能只是把高频尖峰藏起来了。正确做法是每次都在相同带宽下对比，并且同时记录全带宽和限带宽两组数据。

第二种是把负载变化带来的下降当成降噪成果。轻载下模块进入 PFM，纹波本来就和满载不一样。如果前后两次测量的负载条件不同，数据完全没有意义。固定负载、固定输入电压、固定温度，这是做对比实验的最低要求。

第三种是忽略了时间维度的稳定性。有些方案在室温下看起来很好，温度上去之后电容的 ESR 变化、电感的饱和特性变化，噪声水平会明显漂移。如果产品有宽温要求，至少要做高温和低温两个点的复测。

6. 几个用久了才会注意到的细节

6.1 磁珠和陶瓷电容谐振、直流偏压容量衰减

前面提过磁珠和电容的谐振，这里再展开一点。磁珠在低频段表现为一个小电阻，高频段表现为电阻加电感。当你把它和一颗陶瓷电容串并联使用时，两者在某个频率上会形成一个 LC 谐振，谐振点的阻抗可能比不装磁珠时更低，噪声不降反升。所以加磁珠之前，一定要拿到它的阻抗-频率曲线，和电容的自谐振频率放在一起看，确认谐振点落在哪个频段，是不是你真正关心的地方。

直流偏压容量衰减是另一个必须建立直觉的东西。同一颗 22µF/25V 的 X7R 电容，在 5V 偏置下可能剩 12µF，在 20V 偏置下可能只剩 5µF。这个衰减曲线在厂家网站上都查得到，做设计的时候必须按实际工作电压去查有效容量，而不是按标称值算滤波效果。我的习惯是留 50% 的容量余量，算滤波的时候按标称值的一半来估算。

6.2 多路模块共输入的打频干扰

一块板子上有多路电源模块，共用同一根输入母线的时候，如果它们的开关频率很接近但不完全相同，就会出现**打频（beating）**现象：两个频率的差频会形成一个低频包络，表现为输出端有一个几十赫兹到几赫兹的缓慢波动，示波器上看起来像是一个低频的调制。

解决办法有两个。一是频率同步，选支持外部同步功能的模块，用同一个时钟源把几路模块的开关频率锁在一起，差频就消失了。二是频率错开，让几路模块的频率拉开足够的距离，比如一路 400kHz、一路 550kHz，让差频落在滤波器能压住的频段。错开方案的代价是需要额外的滤波去处理各自的谐波，选哪种取决于板子的空间和成本预算。

还有一个细节是输入端退耦。多路模块共输入时，每路模块的输入端都应该有自己独立的陶瓷退耦电容，紧贴模块引脚，不要让几路模块共用一颗大电容。共用的话，一路的脉冲电流会在共用走线上产生压降，串到另一路的输入上，形成相互干扰。

最后再分享一个我个人的习惯：不管项目多赶，我都会在第一次打样的时候把输出电容位置、反馈走线和几个关键测量点单独留出来，方便后期用跳线更改参数做对比。降噪这件事很少有一次性做到位的，留出可调整的余地，比一次性堆满器件要省事得多。