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1. 板厂做的是制造，Cadence 管的是制造之前那摊子事

胜宏科技和沪电股份这两家，在 PCB 行业里是什么位置，稍微了解点硬件供应链的人都清楚。一个在显卡 PCB 和高多层板领域吃得开，一个在通信板和汽车板上有深厚积累。它们干的事，是把覆铜板、半固化片、铜箔这些原材料，经过内层图形转移、层压、钻孔、电镀、蚀刻、阻焊、表面处理等几十道工序，变成一块能用的印制电路板。这是实打实的制造业，拼的是产能、良率、交期和成本控制。

但你把一块板子交给胜宏或者沪电之前，得先有人把这块板子“设计出来”。不是画个草图那种设计，而是精确到每一层走线多宽、过孔多大、阻抗控制在多少欧姆、焊盘间距留多少、叠层顺序怎么排、信号回流路径怎么走。这些东西定不下来，板厂连报价都报不了，更别说开线生产。

Cadence 干的就是这个环节的事。OrCAD X 负责原理图输入和基础封装设计，Allegro X 负责 PCB Layout 和高速布线，Sigrity X 负责信号完整性、电源完整性和电磁兼容性仿真。这三块拼起来，覆盖的就是“从电路构思到可制造文件输出”的全流程。换句话说，胜宏和沪电解决的是“怎么把板子造出来”，Cadence 解决的是“板子该造成什么样才能造出来”。

这个定位很关键。很多刚入行的硬件工程师容易把这两件事混在一起，觉得画完原理图、连完线、导出 Gerber 发给板厂就完事了。实际上，从设计完成到工厂能顺利生产，中间还有一大堆坑要填。封装对不对、DRC 规则设没设全、叠层跟板厂工艺能不能对上、阻抗有没有算准、拼板方式会不会影响 SMT 贴片，这些问题不解决，板厂收到文件也是一脸懵，轻则反复确认耽误交期，重则直接做废一批板。

所以这篇文章想聊的，就是 Cadence 这套工具链在“设计到制造”这个衔接段里到底扮演什么角色，以及一个硬件工程师在实际项目里怎么用它把板子顺顺利利交到工厂手里。不管你是刚学 PCB 设计的新手，还是已经画过几块板但总在制造环节出问题的老手，下面这些内容应该都能帮你少踩几个坑。

2. 从原理图到 PCB 之前，先把“数据源头”理清楚

2.1 OrCAD X 在原理图阶段的核心任务

很多人觉得原理图就是“把器件连起来”，这个理解太浅了。原理图阶段真正要做的事，是建立一个完整、准确、可传递的设计数据库。这个数据库里不光有连接关系，还有器件型号、封装信息、引脚映射、电源网络定义、差分对标识、总线结构等等。这些信息在后续 PCB 设计、仿真、BOM 输出、生产制造各个环节都会被反复调用，源头错了，后面全错。

OrCAD X 在这方面的优势在于它的数据管理能力。举个实际例子，你在原理图里放了一个 MCU，型号是 STM32F407VGT6，封装是 LQFP100。如果你只填了型号没指定封装，或者封装名跟实际器件对不上，导入 Allegro X 的时候就会报错，或者更糟糕——不报错但焊盘尺寸不对，板子做出来焊不上。OrCAD X 的器件信息系统可以跟数据库联动，确保每个器件都有正确的封装映射。

注意：原理图阶段一定要把“器件位号、型号、封装、引脚定义”四要素核对清楚。我见过太多项目因为原理图里一个电容的封装写成了 0402 但实际 BOM 是 0603，导致整批板子回来贴不了片。

2.2 网络标号与差分对的规范设置

网络标号看起来是个小事，但在高速设计里影响很大。比如你有一对差分信号 USB_DP 和 USB_DM，如果在原理图里只是随便标了两个网络名，没有用差分对标识符，那到了 Allegro X 里就得手动去配对，费时费力还容易漏。OrCAD X 支持在原理图阶段就定义差分对，用_P和_N后缀或者专门的差分对属性来标识，导入 PCB 后自动识别。

另外，电源网络和地网络的命名也要统一。我习惯用VCC_3V3、VCC_1V8、GND、AGND这种带电压等级的名字，而不是简单的VCC、VDD。为什么？因为一块板子上往往有多个电源域，如果都叫 VCC，到了 PCB 里分不清哪个是哪个，铺铜的时候容易短路。OrCAD X 的 NetGroup 功能可以把相关网络分组管理，导入 Allegro X 后直接按组处理，效率高很多。

2.3 从原理图导出网表的关键检查点

网表是原理图和 PCB 之间的桥梁。OrCAD X 导出网表的时候，有几个地方必须检查：

• 封装完整性：每个器件是否都有对应的 PCB 封装，封装名是否与 Allegro X 库中的一致。
• 引脚映射：特别是多单元器件（比如运放、逻辑门），引脚分配是否正确。
• 电源引脚：隐藏电源引脚是否已正确连接到对应网络。
• 未连接引脚：是否有悬空引脚需要处理，比如 NC 标记或上拉/下拉。

我一般会在导出网表前跑一次 OrCAD X 自带的 Design Rules Check，把单端网络、重复位号、未连接引脚这些问题先清掉。这一步花十分钟，后面能省两小时。

3. Allegro X 里的 PCB 设计，核心是把“约束”变成“现实”

3.1 板框导入与叠层设置的实际操作

板框是 PCB 的物理边界，通常由结构工程师给出 DXF 文件。在 Allegro X 里导入 DXF 后，需要把板框线转换成 Outline 层，并定义板子的实际形状。这里有个细节：如果板框有圆弧或异形边，导入后要检查线段是否闭合，否则铺铜的时候会报错。

叠层设置是另一个关键步骤。四层板常见的叠层是：Top Signal / GND Plane / Power Plane / Bottom Signal。但具体每一层的介质厚度、铜厚、板材型号，需要跟板厂确认。比如胜宏和沪电常用的 FR-4 板材，介电常数在 4.2 到 4.5 之间，但不同型号的板材参数有差异。如果你要做 50 欧姆阻抗控制，叠层参数不对，算出来的线宽就是错的。

实操心得：我一般会先找板厂要一份“叠层模板”，上面有他们常用的板材组合和对应的介质厚度。然后在 Allegro X 的 Cross-section 编辑器里照着填，这样算出来的阻抗跟板厂实际能做出来的匹配度最高。

3.2 约束管理器：规则驱动设计的核心

Allegro X 的 Constraint Manager 是整个 PCB 设计里最重要的工具之一。它管的东西包括：线宽、线距、过孔尺寸、差分对间距、等长组、阻抗要求、时序要求等等。这些约束不是随便设的，每一条背后都有电气或工艺上的理由。

比如线宽，电源线要粗，因为要过电流；信号线可以细，但太细了阻抗不好控制，而且蚀刻误差占比大。一般 1oz 铜厚的情况下，外层信号线最小做到 4mil（约 0.1mm），内层可以做到 3.5mil。但如果你要做 50 欧姆单端阻抗，在常见的四层板叠层下，线宽大概在 6mil 左右。这个值需要用阻抗计算工具算，不能拍脑袋。

差分对的间距设置也有讲究。USB 2.0 的差分阻抗要求是 90 欧姆，HDMI 是 100 欧姆，PCIe 也是 100 欧姆。不同的阻抗要求对应不同的线宽和间距组合。Allegro X 的差分对约束可以自动检查这些参数，布线的时候实时提示是否满足要求。

3.3 布线阶段的高效技巧

布线是 PCB 设计里最耗时的环节。Allegro X 提供了很多提高效率的功能，比如：

• Interactive Routing：交互式布线，支持推挤、绕障、自动优化。
• Gloss：自动优化布线，可以平滑走线、调整间距、优化过孔位置。
• Team Design：多人协同设计，适合大项目分工。

但工具再好，也得有章法。我的习惯是先把关键信号布完，比如时钟、差分对、高速总线，这些对时序和阻抗敏感，需要优先处理。然后再布电源和地，最后处理低速信号和杂项。

注意：布线的时候一定要开着 DRC 实时检查，不要等布完了再跑。Allegro X 的 Online DRC 可以在你画线的时候实时提示间距违规、线宽不符等问题，比事后返工效率高得多。

4. Sigrity X 仿真：把问题在投板前解决掉

4.1 信号完整性仿真的基本流程

Sigrity X 的信号完整性仿真，核心是回答一个问题：信号从驱动器传到接收器，波形还完整吗？如果过冲、下冲、振铃、延迟太大，接收端可能误判。

仿真流程一般是：提取走线的 S 参数模型，加上驱动器和接收器的 IBIS 模型，跑瞬态仿真，看眼图。如果眼图张不开，就得调整端接电阻、改变走线长度、或者换叠层方案。

这里有个常见问题：很多新手跑仿真的时候，器件模型没定义好，结果不收敛或者结果明显不对。Cadence 仿真器件未定义这个热搜词，说的就是这种情况。解决办法是确保每个器件的 IBIS 模型都正确加载，电源和地的模型也要加上，否则仿真结果没有参考价值。

4.2 电源完整性仿真的实际价值

电源完整性仿真主要看电源分配网络（PDN）的阻抗。如果 PDN 阻抗在某段频率上太高，电源噪声就大，芯片可能工作不稳定。Sigrity X 的 PowerDC 工具可以分析直流压降和电流密度，PowerSI 可以分析交流阻抗。

实际操作中，我一般会先跑直流分析，看电源平面的压降是否在允许范围内（通常不超过 5%）。如果压降太大，就得加宽电源走线或者增加过孔。然后再跑交流分析，看阻抗曲线在目标频率范围内是否平坦。如果某个频点阻抗尖峰太高，就得调整去耦电容的容值和位置。

4.3 仿真与实测的差距控制

仿真结果跟实测结果有差距是正常的，但差距不能太大。控制差距的关键在于模型精度和边界条件。比如走线的介质厚度、铜箔粗糙度、过孔的寄生参数，这些在仿真里都要尽量贴近实际。另外，仿真的时候要留余量，比如眼图模板要求 0.3UI，你仿真出来 0.35UI，那实际可能只有 0.28UI，就不够了。

实操心得：我一般会在仿真结果上留 20% 到 30% 的余量，特别是高速信号。另外，第一次投板的时候会留一些测试点，回来实测跟仿真对比，积累经验数据，下次仿真就更准了。

5. 从设计文件到工厂可制造文件，最后这几步别翻车

5.1 Gerber 导出与检查

Gerber 是板厂最常接收的文件格式。Allegro X 导出 Gerber 的时候，需要选择正确的层和格式。一般包括：顶层线路、底层线路、顶层阻焊、底层阻焊、顶层锡膏、底层锡膏、钻孔文件、外形文件。

导出后一定要用 CAM 工具检查一遍，比如 CAM350 或者免费的 Gerber 查看器。重点看：线路是否完整、阻焊开窗是否对、钻孔是否跟焊盘对齐、外形是否闭合。我见过有人导出 Gerber 的时候漏了内层，板厂做出来少了两层，整批报废。

5.2 钻孔文件与叠层说明

钻孔文件要跟叠层说明一起发给板厂。叠层说明里要写清楚：每层的铜厚、介质厚度、板材型号、阻抗要求、表面处理工艺。如果是阻抗板，还要注明哪些线需要控制阻抗，阻抗值是多少。

板厂收到这些信息后，会做一次工程审核，确认他们的工艺能不能满足要求。如果有问题，会发回来让你确认。这个环节沟通越清楚，后面出问题的概率越小。

5.3 拼板与 SMT 对接的注意事项

拼板方式影响 SMT 贴片效率。常见的拼板方式有：无间距拼板、有间距拼板、阴阳拼板。选择哪种方式，取决于板子尺寸、元件密度、贴片机的能力。比如板子太小，就得拼大板才能上贴片机；板子太大，就得考虑分板方式。

另外，Mark 点、定位孔、工艺边这些也要在 PCB 设计阶段就留好。Mark 点一般放在板角，直径 1mm 左右，周围留 2mm 禁布区。工艺边一般 5mm 宽，用于贴片机轨道夹持。

注意：拼板的时候要考虑分板方式。V-Cut 适合直线分板，邮票孔适合异形板。如果板子上有高元件靠近分板线，V-Cut 可能会损伤元件，这时候就得用邮票孔。

6. 常见问题与排查技巧实录

6.1 Cadence 安装与环境配置的坑

Cadence 的安装是很多新手的第一道坎。常见问题包括：安装包下载不完整、License 配置错误、环境变量没设对、4K 屏显示截断等。

4K 屏截断这个问题，是因为 Cadence 某些版本的界面缩放没适配高 DPI。解决办法是调整系统的缩放比例，或者在 Cadence 的快捷方式里加兼容性设置。另外，安装路径不要有中文和空格，否则容易出各种奇怪的问题。

6.2 封装导入与库管理的常见错误

封装导入 PCB 的时候，最常见的错误是“找不到封装”或者“封装引脚数不匹配”。前者一般是库路径没设对，后者是原理图符号和 PCB 封装的引脚定义不一致。

我的习惯是建一个统一的库管理目录，原理图库和 PCB 库分开存放，但命名规则一致。比如电阻的原理图符号叫RES_0402，PCB 封装也叫RES_0402，这样导入的时候不容易出错。

6.3 仿真不收敛的排查思路

仿真不收敛的原因很多，常见的有：模型参数不对、时间步长太小、初始条件不合理、电路拓扑有误。排查的时候，先检查模型是否完整，再检查仿真设置是否合理，最后看电路本身有没有问题。

如果实在找不到原因，可以尝试简化电路，逐步增加复杂度，定位问题出在哪一部分。另外，Cadence 的仿真日志里通常会有提示信息，仔细看能发现线索。

6.4 DRC 报错的处理优先级

DRC 报错分等级：Error 必须改，Warning 看情况改，Info 可以忽略。常见的 Error 包括：间距违规、线宽不符、短路、开路。Warning 包括：未连接引脚、测试点缺失、丝印重叠。

处理 DRC 的时候，先改 Error，再评估 Warning。有些 Warning 是误报，比如测试点缺失，如果设计上就不需要测试点，可以忽略。但间距违规这种 Error 一定要改，否则板厂做出来可能短路。

7. 一些个人体会

画板子这件事，工具只是工具，真正决定成败的是对电路的理解和对工艺的尊重。Cadence 这套工具链很强大，但如果你不知道为什么要设这个约束、为什么要控那个阻抗，工具再强也帮不了你。

我刚开始学 PCB 的时候，觉得布线就是“连通就行”，后来被现实教育了很多次。信号振铃、电源噪声、EMC 超标，这些问题追根溯源，都是设计阶段没考虑周全。后来慢慢养成习惯：每根关键信号线都要想清楚回流路径，每个电源平面都要算一下压降，每个过孔都要评估一下寄生参数。

胜宏和沪电这样的板厂，他们的工艺能力是有边界的。你设计的时候越了解这些边界，做出来的板子就越顺利。Cadence 的价值，就是让你在投板之前，把这些边界条件都考虑进去，把问题解决在电脑里，而不是解决在产线上。

最后分享一个小技巧：每次项目结束后，把 DRC 报错、仿真偏差、板厂反馈的问题整理成一个检查清单，下次画板的时候对着清单过一遍。这个习惯坚持几年，你的设计成功率会有质的提升。