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计算机体系结构（Computer Architecture）这门课，劝退很多人的不是电路，也不是数学，而是满屏的英文缩写。CPI、ALU、ILP、DRAM、TLB、MESI……随便拉一个出来都像天书密码。但我要先给你吃颗定心丸：这些“单词”不是要你去死记硬背的词汇表，而是帮你把整个计算机系统拆开看懂的钥匙。这篇文章就是我根据自己从“看到术语就头大”到“给本科生讲体系结构”这个过程，整理出的一份计算机体系结构核心单词实战笔记。无论你是刚入门的计算机专业学生、考研党，还是想补体系结构基础的软件工程师，按我下面这套方法来，你至少能省下一半精力和时间。

1. 先聊几句：为什么体系结构课像“英文字母毁灭现场”

1.1 大多数人的第一反应：这是不是一门英文课

我第一次翻开体系结构教材的英文版时，一个下午只看了六页，不是因为单词不认识——efficiency、memory这种词谁不认识？而是句子里的缩写密度太高。指不定哪一行就冒出个DMIPS、BTB、ROB，查完一个又忘一个，甚至查了也看不懂它在具体语境里代表什么意思。后来我在复习备考的时候做了个统计，把体系结构领域高频出现的术语拉了一个表，发现真正绕不开的核心词大概有六七十个，剩下的都是这些词的排列组合。

这里其实要纠正一个普遍的误解。体系结构里的英文术语跟英语课上的词汇是两回事，它更像是一个领域的“行话”或“黑话”。比如Cache直译是“隐藏处、存储处”，你要是按这个翻译去理解，你没法知道它在一套体系中到底承担什么角色。但当你把它理解为“CPU和主存之间的缓冲层”，这个词瞬间就有了画面感。所以学这些单词的关键，是先建立计算机运行的整体画面，再往画面里填名字。

顺便说一句，这个领域的中文名经常被写成“计算机体系机构”，严格来说是错别字，正确的说法是“计算机体系结构”。但出现这个误会也正常，因为不少人一开始都是通过缩写、术语来认知这门课的，还没建立起结构感。这也是我写这篇文章的理由——先把名字捋顺，再把干讲不动的术语讲透。

1.2 我的三个分组法：不要按首字母背，要按“层次”背

背术语最大的坑就是按首字母表背，今天背A开头，明天背B开头，背到第三天全忘光。我自己的做法是完全换一个维度，按计算机体系结构里的“层次关系”分组记忆。

我把所有高频术语分成三批。第一批是CPU内部跟指令执行直接相关的，比如ISA、ALU、流水线、寄存器、分支预测这些，它们回答的问题是“一条指令在处理器里是怎么跑完的”。第二批是存储体系相关的，比如Cache、DRAM、MMU、TLB、虚拟内存，它们回答的问题是“数据和指令放在哪里、怎么快速拿到”。第三批是并行与性能相关的，比如ILP、SIMD、MIMD、CPI、吞吐量，它们回答的是“怎么让系统跑得更快、怎么衡量快”。

为什么这样分组？因为体系结构本质上就是一张分层的地图，最上层是软件看到的指令，中间是处理器内部的组织，底层是存储与连接。你按这个逻辑去背术语，每一个词都能找到自己的“楼层”和“邻居”。考试或面试时，就算某个词你一下子说不出完整定义，也能先定位它属于哪个模块，再顺着模块往下推，正确率会高很多。我带实习生时发现，凡是按这个思路建立术语框架的人，读论文的速度明显比死背单词的快。

2. 第一批：CPU核心部件与指令集术语

2.1 ISA、微架构和CPU：先把三座大山分清楚

很多人一上来就被这三个词绕晕。先说ISA，全称Instruction Set Architecture，指令集体系结构。你可以把它理解成CPU和软件之间签的一份“合同”，合同里写清楚了CPU支持哪些指令、每条指令长什么样、寄存器有哪些、内存地址怎么编。编译器就是按照这份合同去生成机器码的，操作系统也按这份合同来管理进程。对你来说，ISA是编程的“可见边界”。

微架构（Microarchitecture）则完全不同，它是CPU内部具体怎么实现这份合同的电路方案。同一个ISA可以有不同的微架构。举个最直观的例子，Intel的酷睿和AMD的锐龙都支持x86指令集，但它们内部的前端、乱序执行引擎、缓存容量和分支预测器布局完全不同，性能差异也很大。ISA是接口，微架构是实现，你可以这么记：ISA管“做什么”，微架构管“怎么做”。

CPU这个术语反而最简单，它就是中央处理器，是包含微架构在内的整个处理器芯片。但在体系结构课里，当老师说到“CPU还是CISC/RISC的”时，他其实往往是在说ISA层面，跟具体芯片型号没关系。我帮很多学生理过这个问题，最大的误区就是拿“Intel Core i7是CISC CPU”这种话术去应付考试，严格来说这是把微架构和ISA两个层混成了一锅粥。你只要记住：讨论指令格式选RISC还是CISC，讨论电路实现选微架构，讨论整颗芯片叫CPU。

2.2 流水线里的高频单词：PC、Fetch、Decode、ALU

流水线（Pipeline）是CPU内部最核心的组织方式，它把一条指令的执行过程拆成多个阶段。经典的五级流水线就是IF（Instruction Fetch，取指）、ID（Instruction Decode，译码）、EX（Execute，执行）、MEM（Memory Access，访存）、WB（Write Back，写回）。

这里面第一个必背的缩写是PC，Program Counter，程序计数器。它保存的是当前要执行的指令的地址，每取完一条指令，PC就会自动加上指令长度，指向下一条。它相当于整个程序的“进度条指针”。有人问为什么叫“计数器”而不叫“指针”，这是历史习惯，Intel手册里一直叫Program Counter，RISC-V里则直接叫pc，本质是同一个东西。

然后取指阶段，系统拿着PC给出的地址去指令Cache或内存把机器指令读出来；译码阶段要读懂这条指令的操作码（Opcode）和操作数信息，决定是加法、跳转还是访存；执行阶段就是ALU的舞台，ALU全称Arithmetic Logic Unit，算术逻辑单元，负责加法、减法、与或非这些运算；访存阶段处理数据的读和写；最后写回阶段把结果写进寄存器堆（Register File）或者内存。

顺着流水线的过程去记英文缩写，你根本不用背，把这个流程在纸上画一遍，单词自然就出现了。我当时记PC、ALU这些词，用的就是一条指令从进入CPU到离开的“旅程”故事。下次有人在群里问什么叫ALU，你脑子里浮现的不是“算术逻辑单元”六个字，而是一个在执行阶段里做加法的元件，这就到位了。

2.3 RISC、CISC、Opcode：两条技术路线之争

我再把指令集层面的两个必考词拿出来单独讲：RISC（Reduced Instruction Set Computer）和CISC（Complex Instruction Set Computer），精简指令集计算机和复杂指令集计算机。它们的分歧点非常经典：到底让指令少而简单，还是让指令多而强大？

CISC这边，典型代表是x86。历史上为了兼容老软件、也为了在机器上少写几行指令，x86的指令很多很多，一条复杂指令可能内部要干好几件事，指令长度还不固定。RISC这边，代表是ARM、RISC-V、MIPS，思路是只保留一批最基础、耗费固定周期就能完成的指令，复杂的事交给多条简单指令组合完成。看起来RISC更“吃亏”，但它换来的是硬件实现简单、主频容易做高、流水线更顺畅，这在移动端和现代处理器里是大优势。

还要记住Opcode，Operation Code，操作码。每条指令的机器码里，Opcode告诉CPU“要做哪种操作”，剩下的字段告诉CPU“操作数在哪”。比如在RISC-V里，指令的opcode通常占7位，再加上funct3、funct7这些扩展位来精确区分操作。所以你不妨把Opcode理解成指令的“身份证号码”，而指令里的其他字段是“住址”。

有人会问，现代处理器里RISC和CISC的界限是不是模糊了？确实。今天的x86处理器内部早就把复杂的x86指令先翻译成内部的微操作（micro-op），再用类似RISC的核心来执行。所以面试里如果你能说“x86是CISC、ARM是RISC，但严格说是ISA层面的划分，不是微架构层面的”，会显得专业很多。

3. 第二批：存储体系与数据通路术语

3.1 存储金字塔：SRAM、DRAM、Cache各管一段

我先说一个宏观框架：计算机里的存储是按“金字塔”组织的。最顶层速度最快、容量最小、价格最贵的，是寄存器；往下是Cache；再往下是主存（通常用DRAM组成）；再往下是磁盘或SSD这种外部存储。体系结构里讨论得最多的是Cache、DRAM和虚拟内存，所以我重点讲这几个。

SRAM和DRAM是两种内存芯片技术。SRAM全称Static Random Access Memory，静态随机存取存储器，速度快、成本高、功耗相对高，只要通电就能一直保存数据，所以被用在Cache里。DRAM全称Dynamic Random Access Memory，动态随机存取存储器，它的存储单元是电容，必须隔一段时间刷新一次（重新充电），不然数据就会漏掉，“动态”两个字的来源就在这里。因为DRAM单位成本低、密度高，所以主存用DRAM来做。这两个词长得几乎一样，最核心的记忆点是：Static不用刷新，Dynamic要刷新。

Cache这个概念在面试和笔试里出现频率极高，高速缓冲存储器。它是CPU与主存之间的中间层，用来缓存最近访问过的数据和指令，目标是“拿常用数据少走远路”。Cache能生效靠的是局部性原理，核心是时间局部性（刚才用过的数据往往马上又要用）和空间局部性（访问了一个地址，附近的地址也大概率会被访问）。为什么流水线里需要指令Cache和数据Cache分开？因为取指和访存经常同时发生，分开存放能减少冲突，这也是从冯·诺依曼结构走向哈佛结构改良的一个重要动因。

3.2 虚拟内存三件套：MMU、TLB、Page

接着是虚拟内存，英文Virtual Memory。它让每个进程都以为自己独享一大块连续的内存，实际物理内存可能不够用，缺的部分由硬盘来顶替。这是操作系统和体系结构交叉最密集的部分。

中间的翻译官是MMU，Memory Management Unit，内存管理单元。它负责把虚拟地址（Virtual Address）翻译成物理地址（Physical Address）。如果没有MMU，程序就得直接操作物理地址，多进程之间互相踩内存，系统根本活不下来。MMU翻译地址的最小单位不是字节，而是页（Page），常见页面大小是4KB或2MB，页表（Page Table）记录着每个虚拟页映射到哪个物理页。

但每次地址翻译都去查页表太慢了，所以硬件和操作系统又一起加了一个加速缓存：TLB，全称Translation Lookaside Buffer，转译后备缓冲器，也叫快表。它的作用有点像“页表的Cache”，把最近翻译过的虚拟页到物理页的映射缓存起来。TLB命中时地址翻译几乎不花时间；TLB缺失时就不得不去查页表（Page Table Walk），这个动作在页表层级多的情况下可能要访问好几级内存，开销很大。所以TLB命中率对性能的影响非常显著。把三件套串起来看就很好记：进程发虚拟地址 → MMU查TLB → 没命中再查页表 → 拿到物理地址去访问Cache或主存。

3.3 Cache一致性协议：MESI没那么神秘

多核处理器出现之后，存储这边又多了一类逃不开的词：缓存一致性。因为每个核心都有自己的私有Cache，同一个变量可能被多份拷贝，必须保证大家看最终结果一致，不然程序就会跑错。

最经典的协议是MESI协议，四个字母代表Cache Line的四种状态：M（Modified，被修改过）、E（Exclusive，独占）、S（Shared，共享）、I（Invalid，失效）。它规定了每个Cache Line在什么时候要广播消息、什么时候要监听总线。你可以把它类比成几个同学合写一份作业，不同人手里有不同草稿，一旦有人改了自己那份，要通知其他人把自己的旧版本标成“无效”，否则合稿时就出错。

MESI这个名字本身就是一个很好的记忆锚点，因为它是四个状态的首字母缩写。除了MESI，还有更简单的MSI、更复杂的MOESI，面试里能答出MESI并举例说明状态转换，基本就过关了。我还见过一个容易搞混的点：MESI跟前面说的Cache替换算法LRU（Least Recently Used，最近最少使用）完全不是一回事。LRU管的是Cache Line满了以后踢谁出去，MESI管的是多核之间的状态同步，一个是单核内部策略，一个是多核协同规则。

4. 第三批：并行计算与性能评价术语

4.1 ILP、DLP、TLP：三种并行度别打架

进入高性能和并行计算部分，第一批必背的就是三个以“LP”结尾的词。ILP，Instruction-Level Parallelism，指令级并行，讲的是单条流水线里怎么同时执行多条没有依赖关系的指令。现代CPU用超标量（Superscalar）、乱序执行（Out-of-Order Execution）来挖掘指令级并行。它的瓶颈是数据依赖和控制依赖，比如前一条指令的结果还没算出来，下一条就要用，这种就叫Hazard（冒险）。

DLP，Data-Level Parallelism，数据级并行，是把同一条指令同时作用到多个数据上。最典型的就是SIMD（Single Instruction Multiple Data，单指令多数据），比如对一个数组里的16个数同时做加法，一条指令就完成了。这个在现代CPU和GPU里到处都在用，x86平台的MMX、SSE、AVX指令集就是在干这件事。它的关键是算法里的数据能不能被“拆分”，能不能让一个操作同时对一组数据生效。

TLP，Thread-Level Parallelism，线程级并行，依托多核多线程，每个线程各自跑自己的指令流，通过操作系统调度和硬件多线程来并行。它解决的问题是“多个独立任务怎么同时跑”，跟ILP解决“单个线程内部怎么提速”是两个层面。我见过不少初学者把ILP和TLP混在一起，认为开了多线程处理器就会自动并行加速，其实能不能加速，取决于任务是否可拆、共享资源够不够，跟处理器是否支持多线程硬件是两回事。

4.2 SIMD、MIMD、GPU与硅片级新趋势

串讲并行体系结构时，还会遇到Flynn分类法。它按指令流和数据流的数量把计算机分成四类：SISD（单指令单数据，经典单核顺序执行）、SIMD（单指令多数据）、MISD（多指令单数据，现实中很少见，多见于容错系统）、MIMD（多指令多数据，几乎所有多核处理器和集群都属于这一类）。

这四个词看一眼英文全称就能懂，不用硬记。真正有意思的是GPU。GPU为什么适合大规模并行计算？因为GPU本质上是把SIMD思想发挥到极致，内部有大量小核心执行同一组指令，又通过大量线程来掩盖访存延迟。一般说GPU适合做大规模同构的并行计算，比如深度学习矩阵乘法；CPU则更适合处理分支多、依赖重的任务。

最近几年的热词里还有Chiplet，中文叫芯粒或小芯片设计。它的思路是不再把一颗大核die做成完整处理器，而是把不同功能模块拆成多个小芯片，用先进封装把它们拼在一起，类似搭乐高。为什么火？因为大芯片良率和成本控制越来越难，Chiplet可以用成熟工艺分别做不同模块再互连，能混搭不同制程。你看到讨论Chiplet时提到的UCIe等互连规范，基本可以归到“芯片间数据通路”这一类概念里。这些是目前的新方向，先混个脸熟，读论文不慌。

4.3 CPI、IPC、Throughput、Latency：性能指标怎么用

最后一批核心技术词是关于“怎么量化快慢”的。CPI，Cycles Per Instruction，每条指令执行所需的平均时钟周期。它是体系结构工程师最常挂在嘴边的指标之一。计算公式很简单，CPU耗时 = 指令数 × CPI × 时钟周期时间。你说一个程序跑得慢，到底是指令数太多、CPI太高，还是主频太低？这个公式给出了三个独立方向，优化时该盯哪个方向，面试里经常用这道题考察工程直觉。

与CPI互为倒数的是IPC，Instructions Per Cycle，每个周期能执行的指令数。现代处理器的IPC通常大于1，因为超标量一个周期能处理多条指令。另一个要强调的是Throughput（吞吐量，单位时间内完成的任务数）和Latency（延迟，单个任务从头到尾的耗时）的对比。拿高速公路类比，Latency是单辆车从入口到出口的时间，Throughput是单位时间通过的车数。增加车道能提高Throughput，但不会减少单车的通行时间。这个区分在评价系统设计时极其关键，比如流水线深度加深会增加单条指令经历的Latency，但能提高整体Throughput，这是个很经典的权衡考点。

顺便补充MIPS，Million Instructions Per Second，每秒百万条指令。这个指标有点坑，因为在不同ISA的机器之间用它做比较意义不大，RISC一条指令干得少，MIPS看起来可能高，不代表程序就跑得快。所以现在学术论文和工程里更倾向于用SPEC这类基准测试程序来测性能，MIPS更多出现在教材和早期资料里。另外注意MIPS也可能是MIPS公司那个处理器架构的名字，一个缩写两种用法，看上下文区分就好。

5. 把单词串成故事：一条指令的一生

5.1 从取指到写回，把这些术语一口气串起来

前面按“层”分组把术语讲了，但这还不够。我发现最有效的记忆方式，是把这些词放到一条指令的执行过程里串起来。我在准备某次面试时就是这么干的，面试官问到流水线和乱序执行的关系，我直接从头到尾讲了一遍指令的一生，当场就把相关术语全覆盖了。

你现在可以虚拟一条指令：add x1, x2, x3，也就是把x2和x3相加，结果存入x1。第一阶段取指，PC给出这条指令的虚拟地址，MMU做翻译，TLB快速命中后去指令Cache取到机器码。第二阶段译码，译码器识别Opcode是加法操作，属于RISC-V的R型指令。第三阶段执行，控制信号送进ALU，算术逻辑单元完成加法。第四阶段访存，这条加法指令不需要读内存，所以MEM阶段直接旁路。第五阶段写回，结果写入寄存器堆x1。

如果相邻指令之间有依赖，比如下一条指令要用x1，但x1还没写回，就会触发数据冒险（Data Hazard）。这时要么插入气泡（Pipeline Bubble）多等几个周期，要么做转发（Forwarding，也叫旁路Bypass），把还没写回的结果直接送到下一条指令的输入端口。如果遇到分支指令，还得靠分支预测器（Branch Predictor）猜一下跳不跳，猜错了整个流水线会被清空（Flush），之前白干好几拍。乱序执行引擎和重排序缓冲（ROB，Reorder Buffer）就是在这些场景里尽可能提升效率的复杂机制。

你这么顺一遍下来，会发现前面所有单词都各有其位、各司其职。记忆量瞬间从“几十个孤立词”变成“一条链上的路标”。我再提供一个更形象的比喻：把CPU想象成餐厅流水线，取单（Fetch）→ 配菜（Decode）→ 开炒（Execute）→ 上桌（Write Back）。如果后厨突然发现缺货（Cache Miss），就得临时跑仓库（主存），整个节奏慢下来；如果两个厨师同时要用水槽（Structural Hazard），就得排队。这样具象化之后，面试或写博客时你会真的脱口而出。

5.2 手绘CPU数据通路图：边画边背，记得最牢

最后分享一个我自己用过的实操方法：手绘数据通路图。不用多精美，就是在一张A4纸上画一条水平的流水线，标上IF、ID、EX、MEM、WB五个方框，然后从PC出发画一条弧线连到指令存储器和寄存器堆，再从ALU拉一条线连到数据存储器和写回端。每画一个元件，就在旁边把这个英文单词写上两遍。画完之后把图贴在书桌前，每天对着图讲一遍这条指令是怎么跑的。

我后来带学生，也让他们一定做这个练习。几乎所有人都反馈：画一遍比抄十遍单词管用。因为手绘会强迫你把术语和位置、方向、依赖关系挂上钩，这是纯记忆替代不了的。你甚至可以顺手把CPI公式标在图侧面，提醒自己一条指令的平均周期和流水线深度之间的联系。

6. 避坑建议：这些坑我都替你踩过

6.1 最高频的三个混淆点

第一个是ISA和微架构不分。考试问你某 CPU 是CISC还是RISC，要回答这是ISA层面的事；但如果你在聊Intel好还是AMD好，那是微架构与工艺层面的事。把这两层分开，很多争论就不会发生。

第二个是Cache访问和MMU地址翻译的顺序搞混。Cache是基于物理地址做索引的硬件缓存，MMU的页表是把虚拟地址转成物理地址。简单说，虚拟地址先过MMU变成物理地址，物理地址再去访问Cache取数。顺序反了，整个存储体系图就全乱了。

第三个是延迟（Latency）和吞吐量（Throughput）混用。我再给一个常见面试场景：加一层Cache是不是一定能降低程序执行时间？不一定。如果命中率低，额外的访问开销反而可能变大；即使命中率高，如果这个优化牺牲了整体吞吐，多核并发下的表现也可能变差。指标是不分家的，看指标之前先判断它衡量的是“单个任务”还是“系统整体”，这比背公式更重要。

下面这张表可以当作速查，考前瞄一眼很有用。

6.2 推荐的学习顺序和资料

如果你是个新手，我不建议上来就抱着大部头啃。我建议的路径是：先花一晚上把我这篇文章里的核心词过一遍，混个脸熟；然后去读一本中文教材，比如《计算机组成与设计》或《计算机体系结构：量化研究方法》的对应章节，遇到术语再回来翻；最后一定去刷一遍CSAPP（深入了解计算机系统）里讲处理器、Cache和虚拟内存的章节，这本书的配套实验对术语理解帮助极大。

这里有一个我个人很坚持的看法：这些术语最好的学习材料不是词汇表，而是真实论文和开源项目的注释。你去看RISC-V的指令集手册，每个指令名、寄存器名都有注释；你去看Linux内核里MMU相关的定义，变量名本身就是术语表。读原版材料时第一遍不求全懂，只看定义和流程，第二遍再结合实际问题理解。这样学出来的术语，是你真正用过的、能随时调用的词汇，而不是背完就忘的题库。

6.3 这份自查清单可以帮你避免“假认识”

很多时候你以为自己懂了，其实只是认字。我给自己带的学生准备了一套自查问题：能不能不看手机说出ISA和微架构的区别？能不能画出一条指令从虚拟地址到物理地址再到Cache访问的路径？能不能解释Cache为什么能提升性能，靠的是哪两个局部性？能不能说出CPI和IPC是倒数关系，并且会套用CPU耗时公式？能不能讲清SIMD和MIMD的适用场景？如果有一个答不顺，说明还停留在认字阶段，赶紧去做一遍手绘图。

最后再分享一个细节：我自己当初也掉进过“每个词都查了，但什么都不记得”的坑，后来发现罪魁祸首是光看不练。建议你给自己定一个小目标，一周内写一篇简短的技术笔记，主题就叫“一条指令的一生”，把这篇文章里所有术语都用上。等你写完，再回头看这些计算机体系结构相关单词，它们就不再是拦路虎，而是你工具架上随时能取用的螺丝刀和扳手。