企业官网建设流程全解析

1. 新建工程与库环境：先把自己工作台收拾明白

PADS Logic 这个工具，我用到现在最大的感受是——它真的不像某些 EDA 软件那样上来就拉着你画，而是逼迫你先把工程结构想清楚。很多人第一次打开 PADS Logic 觉得懵，是因为软件默认界面看起来信息量很大，左侧面板、工具栏、状态栏、输出窗口堆在一起，一时不知道从哪里下手。所以我不推荐一上来就急着摆弄元件，第一步应该是新建工程时就把工程名、存储路径、文件命名规则定死，这个习惯在项目规模变大之后会帮你省下大量精力。

进入 PADS Logic 后我一般先建一个命名里包含项目代号_版本号_日期的工程，比如RF_Power_V1.0_20240615。这种命名方式在后续版本回溯时特别好用，尤其是当你在做一块板子的第二版、第三版时，能直接通过文件名判断当前打开的是哪一版。新建工程时还顺手把*.sch逻辑文件的保存路径和备份目录分开，用 PADS 自带的环境变量把备份文件指向本地盘的一个固定文件夹，避免备份文件散落在系统临时目录里。

接着就是库环境的加载。PADS Logic 里的元件全是从库中取出来的，原厂自带的库虽然全，但很多符图风格偏旧，而且部分器件的引脚命名习惯和你选择的焊盘封装不一定匹配。我自己的做法是维护一份个人常用库，里面把电阻、电容、电感、磁珠、三极管、MOSFET、接口连接器、常用 IC 这些分了类。在建新工程时，第一步就是进入工具 -> 库管理器，把自己常用的库和原厂库同时挂载上去。这里有一个细节：库加载的顺序会影响元件放置时搜索的优先级，所以我通常把自己建的库放在最前面。

栅格设置也是前期一个容易被忽略的点。PADS 的栅格分为设计栅格和显示栅格，两者可以独立设置。设计栅格一般设成 0.05 英寸或者 0.1mm，显示栅格设成和设计栅格一致或者整数倍。如果栅格设置不当，后续放元件和连线时会发现元件引脚对不齐，导线拉不出垂直水平的效果，网表生成后导入 PCB 阶段也会出现飞线错位的问题。我的建议是开始画原理图前右键 -> 特性 -> 栅格，先把捕捉栅格设为 0.1mm，走线栅格也设为 0.1mm，这样放置元件时引脚能自动吸附对齐，拉线时也整齐。

字体设置这边也值得一提。PADS Logic 默认的字体在有的系统上显示会比较细，放大后稍微有点发虚。我会在工具 -> 选项 -> 字体里把设计字体更换成中文显示效果清晰的字体，避免后续在原理图上写中文注释时出现方块字。

等你把这些工作台参数都定了，再开始放元件，整个流程就会顺畅得多。很多人画原理图画一半发现元件间距不对，又回去改栅格，结果已有的走线全部错位，这就是前期偷懒付出的代价。

2. 元件放置环节：为什么要先整理库再拖器件

放置元件是原理图设计中最机械、却最能拉开效率差距的一步。PADS Logic 里放置元件的主流路径有两种：一种是从右侧的工程导航面板里展开你的库，找到器件后直接拖进画布；另一种是点击编辑 -> 查找元器件，通过检索窗口按名称型号查找后放入。我更推荐后者，因为当库很大、器件很多时，逐个展开树形目录找器件实在太浪费时间，查找窗口支持模糊匹配，输入关键字能直接定位到目标器件。

但很多人忽略了一个核心前提：你要拖进去的器件为什么在库里找不到？这在 PADS 里太常见了。你画一个 STM32F103RCT6，原厂库里确实没有这颗料；你画一个新出的电源芯片，也可能没有对应的符号。PADS Logic 的方案是：用现有的通用符号替代，或者自己编辑符号图。多数情况下，我更倾向于在库里找一个引脚封装的某个器件作为基础模板，然后右键 -> 编辑元件进入符号编辑器，把引脚号、引脚名、属性值按数据手册改一遍，另存为新器件。这比从零画符号图高效得多，而且不容易漏掉引脚编号。

在放置元件的过程中，有两个动作特别频繁——旋转和镜像。选中器件后用快捷键Ctrl+R进行 90 度旋转，按住alt键的同时移动器件可以翻转。这里我建议尽快养成键盘加鼠标的配合习惯，PADS Logic 里的旋转和放置操作如果全靠鼠标去菜单里点，效率会低到让你怀疑人生。实测下来快捷键操作后，画一张 300 个元件的原理图，光放置时间能缩短三四成。

另一个很重要的环节是元件属性的整理。很多工程师习惯把元件拖进原理图之后就再也不管参数，全部留到后续再填。但就我的经验而言，放置元件的时候顺手把Part Value、Manufacturer Part Number、封装信息直接写上，是最保险的做法。因为这些属性在生成 BOM 和导入 PCB 时会被直接引用，你要是漏了封装信息，到布局时器件根本放不进去。你可以在选中元件后打开属性窗口，在Part Information里逐项填写，用 Tab 键可以直接跳到下一个框，填起来很快。

放置元件时的布局规划也有讲究。我一般按照信号流向先粗放一遍：左侧放输入接口，中间放信号调理和主控，右侧放输出接口和保护电路，电源模块放在上侧。这样做不是因为强迫症，而是因为原理图的可读性直接决定了后续你自己查板、别人帮你 review 时的效率。一个杂乱的原理图，画的时候省五分钟，调试时多花两小时。

另外，有一个很实际的小技巧：经常有人问我在 PADS Logic 里怎么改 TVS 元件的型号。这类保护器件的符号在库里通常有很多不同型号，但通用符号图形是一样的，差别只在器件型号字符串上。你可以直接在画布上双击该元件，在属性框里把Part Value改成实际型号，比如把SMBJ15A改成SMBJ24A，如果只是型号名不同而封装相同，这个操作就够了。如果封装也变化了，那就要去元件库里把封装备份属性也一并改掉。改完记得执行一次 ECO 或重新生成网表，否则 PCB 端不会同步更新。

放置元件这件事情，本质上是把数据库中的逻辑信息映射到图纸上的物理空间。一开始在这块投入的时间，会在后面所有环节里成倍地回报回来。

3. 原理图连线的逻辑与网络标签的正确打开方式

元件摆放好了，接下来就是连线。第一次用 PADS Logic 画原理图的人常有的一个困惑是：为什么我连的线看起来总是“歪歪扭扭”的、无法走出横平竖直的效果？绝大部分原因就是之前强调的栅格问题——放置元件时引脚没有吸附到同一网格上，两个引脚之间有微小错位，导线就无法以 90 度拐角连接起来。出现这种问题时，不要死磕连线，先回去把元件重新对齐。

PADS Logic 的连线工具藏在标准工具条中，也可以直接用快捷键Ctrl+W切换到连线状态。点击起点引脚的末端，移动光标到目标引脚末端，软件会自动走出横平竖直的走线，你只需要在需要转弯的位置点一下左键确认拐点，最后在终点引脚上再点一下。默认状态下，PADS 会为连线自动添加一个连接点，在你从一根线的中间引出另一根线时也会自动生成节点，这个行为很友好，不像有的工具要把放置节点这个动作单独执行一遍。

但连线不是万能的。真正的工程实践中，你不可能把所有器件都靠物理走线连接起来，尤其是总线、电源网络、地网络和远端的信号。网络标签（Net Label）才是大型原理图的核心工具。很多从 Altium 转过来的工程师，刚开始会对 PADS Logic 的标签操作不太适应，因为它的入口比较隐蔽。最直接的做法是选中一根导线或者一个引脚，右键选择网络标签，位置合适后即可生成一个网络节点。双击这个标签可以修改网络名称，按回车确认之后，所有具有相同名称的标签在电气意义上就是同一个网络。

这里有一个很重要的逻辑需要理解清楚：网络标签匹配的是网络名，而不是物理位置。你在图纸左上角放了一个标签名为MCU_TX的网络，在图纸右下角的另一个器件引脚上也放一个MCU_TX，虽然它们在图纸上相隔十万八千里，但电气上它们是连在一起的。这个机制方便了我们做多页原理图的分页设计，同时也埋下了一个隐患——网络名一旦拼写不一致，哪怕差一个下划线，都会变成两个完全不同的网络。

我见过太多因为网络标签拼写不一致导致的查错案例了。MCU_TX与MCU-TX，一条短短的横线之差，在原理图画面上几乎看不出来，但实际电路板做回来之后这两个网络就是断开的。所以我在团队里始终要求：所有网络标签的命名必须统一规范，比如下划线分隔、全大写、避免使用易混淆的字符。在设计完成后，用原理图检查工具生成一份网络清单，人工扫一眼有没有只出现一次的孤联网名，这一步能发现绝大多数标签拼写问题。

电源网络和地网络有更优的解法，不要手动画线连一整排。PADS Logic 提供电源符号库，你直接从库中放置+5V、+3.3V、GND这类符号到引脚上，自动就完成了网络连接。这种符号表面看只是个带文字的小图标，实际上它本身就携带网络属性，放上去之后原件引脚就直接连到对应电源网络上了。这种画法能让原理图干净很多，不然满图拉电源线最后会变成一团乱麻。

再补充一个很多人都会踩的细节：网络标签的显示方向。PADS Logic 中放置网络标签时，按Ctrl+R可以旋转标签方向，但标签所附着的引线位置不会改变。有时候你会发现标签和导线并不垂直，或者标签方向反了看起来特别别扭，这都是显示层面的事，不影响电气连接，但影响图纸美观，建议养成放置后顺手对齐标题的习惯。

走线和网络标签其实是互补关系：短距离、近距离点对点的信号，用物理导线最直观；长距离、跨模块、电源地和总线类信号，用网络标签最省事。把两者的使用场景区分开，画出来的原理图才会兼具可读性和工程效率。

4. 原理图完成后的验证驱动：死磕 DRC 比返工更省钱

很多自学 PADS Logic 的朋友画完原理图，看到所有连线都拉完了，就直接生成网表导入 PCB，结果到了布局阶段发现一堆问题——某个元件的封装引脚映射错误、某个网络被意外接地、某两个引脚短接。这些问题的根源不在 PCB 端，而是原理图阶段没有进行完整的电气规则检查。

PADS Logic 的 DRC 检查入口在主菜单的工具 -> 验证设计，它会按照你设置的电气规则检查原理图中的短路、开路、单端网络、引脚冲突等问题。我拿到任何一张画完的原理图，第一步永远是跑一遍 DRC，不是等网表导出了再发现问题。DRC 报告会列出错误的具体坐标和错误类型，双击报告中的条目可以自动跳转到原理图中的对应位置，这个功能在排查时非常好用。

要特别说明的一点是，PADS Logic 的 DRC 默认规则未必适合你当前项目。如果你在做一块高速数字板，你需要把网络宽度、间距规则在原理图阶段就按 PCB 的预期进行预设；如果你在做模拟电路，需要关注差分信号的命名规则和隐含连接。规则不是摆设，是你对设计意图的显式声明。在工具 -> 选项 -> 设计规则里，你可以新增网络类、设定线的间距和拓扑约束。虽然这些规则在原理图阶段不会完全生效到 PCB，但它们会随网表一起传递到 PADS Layout，布局布线时直接继承下来，省得你在 PCB 里重新配一遍。

DRC 报错中有一类高频错误叫“引脚连接冲突”，它通常发生在两种情况下。第一种是两个元件的引脚重叠放置时，软件自动认为它们电气相连，但实际你并不希望它们相连；第二种是你在移动元件时不小心让引脚的端点叠在了一段线上，导致意外连接。这种问题靠肉眼很难发现，DRC 能帮你定位到具体坐标，然后你再去确认是否真的需要连接。

我还强烈建议在生成网表之前做一次“元件位号重排”。如果你是用一个库里的同一个符号反复复制的，那么所有新放置器件的位号可能会是R1_1、R1_2之类的混乱编号。PADS Logic 提供自动编号功能，在工具 -> 标注下可以按从左到右、从上到下的顺序重新编排位号。这样做的好处是：BOM 表更干净，PCB 布局时器件位号分布清晰，生产加工和贴片时也不会出现位号混乱导致的沟通问题。我一般在原理图初步完成、DRC 通过之后再做一次自动重排，然后把重排后的位号回填到库元件的属性中。

还有一项步骤总被人忽视——输出 PDF 版原理图给同事做审查。很多人习惯直接把.sch文件发给别人，但对方电脑上未必装了 PADS，就算装了版本也可能不兼容。我自己的做法是在 DRC 通过后，使用文件 -> 打印里选择 PDF 打印机，把整张多页原理图输出成一个带书签的 PDF 文件，发给硬件团队、审核人员、软件团队各一份，让每个人按自己的视角审查一遍。这个动作看似多余，实际上能拦截大量“在画原理图的人眼里根本不算错”的设计失误。比如软件工程师会告诉你某个引脚他需要的是高电平有效，而你连成了低电平有效——这种事在原理图审查阶段发现，改起来就是移动一根线的问题，等板子打样回来才发现的代价就是整个项目延期。

从验证的角度看，DRC 检查的本质是把“确定性”前置。你越早把规则和约束落实到工具里，工具就能越早帮你兜住低级错误，你宝贵的脑力才能用在真正的设计决策上。

5. 从原理图到 PCB 的交接细节与长期积累的几个习惯

流程走完验证之后，就是 PADS Logic 向 PADS Layout 派生的环节。这个环节看似是一键操作，但里面的坑不少，我重点说说。

用工具 -> PADS Layout 链接可以把当前原理图直接送入布局界面，也可以用工具 -> 生成网表导出.asc格式的网表文件。我推荐使用 PADS Layout 链接方式，因为它能把原理图和 PCB 的关联关系保持为动态同步状态，后续用 ECO 方式在两侧同步修改，减少“原理图和 PCB 不一致”这种低级问题。具体操作是在 PADS Layout 中新建一个空白 PCB 文件，然后回到 Logic 里执行工具 -> PADS Layout 链接 -> 发送网表，Layout 端就会自动导入元件和连线信息。

在这个交接过程中最常见的报错是“元件缺少 PCB 封装”。因为原理图里每个元件的属性中有一项叫做PCB Decal，这项如果为空，或者填写的封装名在 PCB 封装库中不存在，就会直接中断网表导入。所以我在放置元件环节就反复强调把封装信息填好，这里就能看到回报了。遇到报错的话也不要慌，先查看报告里列出的元件清单，回到原理图把缺少的PCB Decal属性补上，重新发送网表即可。

交接完成后，别忘了检查 PCB 端的网表与原理图是否完全一致。PADS Layout 的工具 -> 对比网表功能可以比对两份网表文件之间的差异，这种比对在后期做项目改版或者切换元件供应商时非常有用。我见过太多改版项目因为只改了原理图、忘记重新发送网表到 PCB，导致 PCB 上还是旧版连接关系，最后做出来的板子直接没法用——这属于“看起来没出问题，实际上全错了”的典型场景。

最后说几个我从长期使用 PADS Logic 中沉淀下来的工作习惯，可能对你也有用。

第一，尽量使用快捷键而非鼠标点菜单。PADS Logic 常用的快捷键我匀出一张表可以抄走。

这套快捷键不是我闭着眼编的版本，而是原厂推荐和我个人习惯结合的结果，你练上一周之后基本不需要再去频繁点菜单了。

第二，把常用元件的模板提前做好。比如你项目里经常用到 STM32 主控、TLV1117 电源、USB 接口、CAN 收发器，那你就应该花一个下午时间把它们的原理图符号、PCB 封装、属性值全部整理成一个“存放自用库”的器件。以后每开一个新项目，直接从库里调出来放置即可。这个习惯能节省的时间，远超你整理库所花费的时间。

第三，原理图版本管理一定要认真做。不要出现“最终版_V3_最后版_真的最终版”这样的命名。PADS 工程文件本身支持另存为不同版本号，配合日期命名足够用了。每个版本提交前写好修改记录，存在工程目录下的说明文档里。这不是形式主义，而是当你发现某个设计改动导致方案失败时，能快速回退到上一个正确版本的唯一依靠。

画原理图这件事，本质上不是“把元件摆上去、把线连起来”的美术工作。它更像是在电子的世界里把设计意图翻译成机器能理解的信息。翻译得越精确、越严谨，后面的布局布线、投板、焊接、调试就越顺。PADS Logic 这个工具虽然看起来有学习门槛，但你只要把库、栅格、网络标签和 DRC 这套基础动作练熟了，它反而能成为一套非常可靠的高速工作流。我个人的经验是，把环境准备做到位，把库管理做成习惯，画一张复杂主板的原理图所花的时间，可能还不到第一次上手时画一张最小系统板的时间。这就是工具熟练度和流程规范带来的复利。