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简介：这份PDF资料聚焦PCB设计中寄生电感的抑制问题，面向硬件工程师、电源与电力电子方向的设计人员及高校相关专业学习者，帮助理解寄生电感对电路频率响应与信号完整性的影响，并掌握可落地的减小思路。资源包内共1个PDF文件，大小约1.01MB，内容以学术论文形式呈现，围绕串联并联电容器的低杂散电感叠层母排展开，涉及自感降低与互感增强的设计视角、有限元仿真提取杂散电感等具体方法，仿真结果约为4.16nH，较基础叠层母排显著减小。文中还讨论了布线方式、组件选择、信号线长度与宽度、材料特性等因素对寄生电感的影响，并给出屏蔽技术、低电感材料等常见抑制手段。目前已有835人学习下载，适合希望从理论到仿真案例系统理解低寄生电感母排设计、并用于电源回路与动态特性测试电路优化的读者参考。

1. 为什么 10 nH 就能让一颗电源芯片从能用到不能用

一块 12 V 转 1 V、20 A 的同步 Buck 板子，芯片选型、环路补偿、电感饱和电流都算对了，上电却纹波超标、下管体二极管发热、SW 节点振铃到 30 V 以上。示波器探头一挪位置波形就变，说明问题不在控制环，而在功率回路的寄生电感。PCB 设计减小寄生电感，讲的不是把线画漂亮，而是把电流换流路径围出的环路面积压到最小，让 di/dt 在几安每纳秒时产生的尖峰电压 V=L·di/dt 落在器件耐压和 EMI 预算之内。

这个标题适合三类人：正在调同步 Buck、半桥、GaN 图腾柱的电源工程师；做高速数字和射频、被回流路径和地弹折磨的 SI/PI 工程师；以及画完板子发现 EMI 过不了、需要回头改布局的 Layout 工程师。寄生电感不是玄学，它有明确的物理来源——走线自感、回路互感、过孔电感、封装引线电感，每一项都能在版图上定位、估算、削减。下面从物理量级讲到具体布线动作，再到验证方法，给出一套能直接抄到项目里的做法。

2. 寄生电感的来源与量级估算

2.1 走线自感：1 mm 走线大约 1 nH 是怎么来的

一条孤立直导线的自感可以用经典近似式估算：

import math def trace_inductance_nH(length_mm, width_mm, thickness_um=35): # 微带线近似：L ≈ 0.2 * ln(2*l/w) nH/mm 量级 # 更常用的是 1 nH/mm 经验值，宽度影响较弱 l = length_mm w = width_mm t = thickness_um / 1000.0 # 平行双线/单线经验式，仅用于量级判断 L_per_mm = 0.2 * math.log(2 * l / (w + t)) if l > 0 else 0 return L_per_mm * l print(trace_inductance_nH(10, 0.5)) # 10 mm 长、0.5 mm 宽 print(trace_inductance_nH(10, 5.0)) # 同样长度、5 mm 宽

逻辑说明：这个函数只用来建立量级感，不是精确场解。参数length_mm是走线长度，width_mm是线宽，thickness_um是铜厚（1 oz 约 35 μm）。结论是：长度是主导项，加宽收益递减。10 mm 的 0.5 mm 线大约 1 nH 量级，加宽到 5 mm 只降到零点几 nH。所以减小寄生电感的第一优先级永远是缩短长度，而不是无脑加宽。

提示：1 nH/mm 是工程口算值，实际取决于参考平面距离、介质厚度和周围铜皮。做精确提取要用 2D 场求解器或厂商阻抗工具，但布局阶段用这个值判断优先级足够。

2.2 回路电感才是关键：去回路面积比压单根线更重要

电流永远走回路。真正决定尖峰的是整个换流回路围出的面积，包括正向走线、返回路径和两者之间的互感抵消程度。同步 Buck 的高 di/dt 回路是「输入电容 → 上管 → SW → 下管 → 回到输入电容地」，这个环路面积每缩小一倍，回路电感大致减半。

这张表是排查顺序：先看输入电容和芯片的距离，再看 SW 节点形状，最后看地返回。很多板子 SW 铜皮画得又大又漂亮，反而成了天线和电感来源。

2.3 过孔与封装：被忽略的固定电感

一个普通通孔过孔电感约 1 nH 量级，公式近似 L≈0.2·h·[ln(4h/d)+1]，h 是板厚 mm，d 是孔径 mm。板厚 1.6 mm、孔径 0.3 mm 时单个过孔约 1.2 nH。两个并联降到约 0.6 nH，四个并联约 0.3 nH，但并联只在过孔间距远小于回路尺度时才有效。

封装电感是选型阶段就要考虑的：同样功能的 MOSFET，QFN 比 SOP 的源极电感低一个档次；带 Kelvin 源极引脚的器件能把驱动回路和功率回路分开。做 PCB 设计减小寄生电感时，如果封装已经定了，能动的只有版图；如果还在选型，优先挑低感封装和带开尔文连接的型号。

3. 功率回路布局：把高 di/dt 环路压到最小

3.1 输入电容紧贴芯片的最小距离与过孔阵列

常见做法是把输入陶瓷电容放在芯片输入引脚和地引脚之间，距离控制在 2–3 mm 以内，电容两端各打至少两个过孔到对应平面。下面是一段用于检查布局距离的脚本思路：

# 伪代码：在 Layout 工具里导出器件坐标后做距离检查 components = { "C_in": (10.0, 20.0), # 输入电容中心坐标 mm "U1_VIN":(13.5, 20.5), # 芯片 VIN 引脚坐标 mm "U1_PGND":(13.5, 22.0), # 芯片功率地引脚坐标 mm } def dist(a, b): return ((a[0]-b[0])**2 + (a[1]-b[1])**2) ** 0.5 d_vin = dist(components["C_in"], components["U1_VIN"]) d_gnd = dist(components["C_in"], components["U1_PGND"]) print(f"VIN 距离 {d_vin:.2f} mm, GND 距离 {d_gnd:.2f} mm") # 经验阈值：两者都 < 3 mm 为合格，> 5 mm 必须改布局

逻辑说明：components字典存关键器件和引脚坐标，dist算欧氏距离。参数阈值 3 mm 来自多数同步 Buck 的布局指南，超过 5 mm 时回路电感会明显抬高尖峰。实际项目中我会把这段逻辑写进 Layout 的检查脚本，批量扫所有电源轨。

注意：电容不是越靠近越好到违反工艺。要留出回流焊和返修的间距，同时保证电容的地过孔和芯片的地过孔共享同一块铜皮，否则过孔之间的走线又引入额外电感。

3.2 SW 节点铜皮面积与振铃的取舍

SW 节点是 dv/dt 和 di/dt 同时高的地方。铜皮太大，对地寄生电容大、辐射强；铜皮太细，串联电感大、振铃高。常见做法是：SW 铜皮只覆盖上管源极到下管漏极的必要连接，宽度按电流密度算，不额外铺铜，不引出测试点长线。

取舍原则：先保证连接短而宽，再控制面积。如果振铃仍然超标，优先加 RC 吸收或调整栅极电阻，而不是继续加大铜皮。

3.3 地平面与返回路径：让回流不走弯路

高 di/dt 回流的返回电流走阻抗最低路径，在低频走最短电阻路径，在高频走最小电感路径，也就是紧贴正向走线下方。功率地不能靠细线或单点连接，要用完整铜皮或平面。常见错误是把功率地和信号地用一个 0 Ω 电阻隔开，结果高 di/dt 回流被迫绕行，回路面积暴涨。

做法是：功率回路下方保持完整地平面，功率地和信号地在芯片下方单点汇合，汇合点选在输入电容地附近。多层板里把功率回路放在紧邻地平面的层，介质厚度越薄，返回电流越集中，回路电感越低。

4. 参数、叠层与走线规则的落地配置

4.1 叠层厚度与平面距离对电感的影响

回路电感近似正比于正向走线和返回平面之间的距离。四层板常见叠层是信号-地-电源-信号，功率回路走顶层、返回在地层，介质厚度 0.2 mm 左右；如果改成信号-信号-地-电源，功率回路到地平面距离变大，电感上升。

选叠层时先问功率回路走哪层、返回在哪层，再定介质厚度。嘉立创 EDA、Altium、Cadence 里都能在叠层管理器设置每层铜厚和介质厚度，设置完用阻抗工具反算。

4.2 线宽、并走过孔与铜厚的选择

线宽按电流和温升查表，但寄生电感对线宽不敏感，对长度敏感。所以规则是：功率走线尽量短、尽量宽，但不为了加宽绕远路。过孔并联时，孔间距要小于回路尺度，通常 1 mm 以内并联才有效。

# 用 KiCad 的 pcbnew Python API 统计功率网络过孔数量（示意） import pcbnew board = pcbnew.LoadBoard("buck.kicad_pcb") net = board.FindNet("PGND") vias = [t for t in board.GetTracks() if t.GetClass() == "PCB_VIA" and t.GetNetname() == "PGND"] print("PGND 过孔数:", len(vias)) for v in vias: print(v.GetPosition(), v.GetDrillValue())

逻辑说明：FindNet取网络，GetTracks遍历所有走线和过孔，GetClass区分过孔。参数GetDrillValue是钻孔直径，用来估算单孔电感。实际用 Altium 或 Cadence 时对应的是 Query/Find 过滤和报告导出，思路一致：把过孔数量、位置、孔径导出来做统计。

提示：铜厚从 1 oz 加到 2 oz 主要降直流电阻和温升，对高频寄生电感改善有限，因为高频电流集中在表面。别指望加铜厚解决振铃。

4.3 用规则约束把布局经验固化到工具里

在 Altium 里可以设 Room 和 Design Rule，把输入电容到芯片的距离、SW 网络的最大长度写成约束；Cadence 里用 Constraint Manager 设相对延迟和最大长度；嘉立创 EDA 用设计规则检查线宽和间距。规则不能直接约束电感，但能约束长度和过孔数，间接控制。

把这几条写进模板，新项目直接套，比每次靠记忆画要可靠。

5. 验证与排错：怎么确认寄生电感真的降下来了

5.1 用双脉冲和振铃频率反推回路电感

最直接的验证是双脉冲测试或上电看 SW 振铃。振铃频率 f 和回路电感 L、SW 节点等效电容 C 满足 f=1/(2π√(LC))。已知 C（下管 Coss 加探头电容），从振铃频率反推 L：

import math def estimate_loop_inductance(f_ring_MHz, c_oss_pF, c_probe_pF=10): C = (c_oss_pF + c_probe_pF) * 1e-12 f = f_ring_MHz * 1e6 L = 1 / ((2 * math.pi * f) ** 2 * C) return L * 1e9 # nH print(estimate_loop_inductance(120, 300)) # 120 MHz 振铃，Coss 300 pF

逻辑说明：f_ring_MHz是实测振铃频率，c_oss_pF是下管输出电容，c_probe_pF是探头寄生电容。结果单位 nH。改版前后各测一次，就能量化布局改进效果。参数要准，探头电容不能忽略，否则估算偏高。

5.2 近场探头定位辐射热点

EMI 超标时用近场探头扫板，热点通常就在高 di/dt 回路。探头贴近 SW 铜皮、输入电容地过孔、芯片地引脚，哪里的场强最高，哪里就是回路电感没压下去。常见热点是输入电容地过孔到芯片地引脚之间那段细铜皮，加宽或补过孔后场强明显下降。

5.3 改版检查清单与常见误用

改版前逐条核对：输入电容是否在 3 mm 内、SW 铜皮是否短而宽、功率地是否完整、过孔是否并联、返回路径是否紧贴。常见误用有三个：一是把功率地和信号地用细线单点连接，二是 SW 节点铺大铜皮当散热，三是过孔只打一个还离得远。这三条不改，其他优化都是白做。

最后一招是 Kelvin 连接：把下管源极的功率回路和驱动回路分开，驱动回路单独回到芯片驱动地，功率回路走大电流铜皮。这样驱动回路电感不受功率回路影响，开关损耗和振铃都能再降一档。做的时候在 Layout 里把源极引脚用两条独立走线引出，一条接功率地，一条接驱动地，汇合点选在芯片地焊盘附近。

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