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1. FPGA和DSP到底在向电源要什么

画过FPGA板子的人应该都碰过这种场面：核心电压轨上挂了一堆电容，DC-DC调通了，示波器一看纹波也就二三十毫伏，觉得没问题。结果SerDes误码率下不去，或者ADC采出来的数据底噪比预期高了十几个LSB，查了一圈信号完整性、地平面、连接器，最后发现问题出在电源上。这类事在FPGA图像处理、高速接口、TDC时间数字转换这些对抖动敏感的应用里特别典型。

这颗LKP85512QF的定位就是冲这个场景去的：3A输出能力、超低噪声、快速瞬态响应，目标是把FPGA和DSP的模拟轨、高速接口轨、PLL轨、ADC/DAC基准轨做得足够干净、足够稳。它解决的不是"能不能供电"，而是"供的电够不够干净、够不够快跟得上负载跳变"。适合谁看呢——做FPGA/DSP硬件设计的、做电源选型和国产化替代的、以及被电源噪声坑过几次想彻底搞明白的工程师。

我下面会先讲清楚负载到底有多难伺候，再拆这颗器件的关键指标，然后给出一套从原理图到PCB到实测的完整落地流程，最后是我自己踩过的坑和排查表。

1.1 负载不是电阻：核心电压轨的电流跳变有多凶

大部分新手对电源负载的直觉是"一个稳定的电流"。真实的FPGA/DSP负载完全不是这个脾气。以一颗中端FPGA为例，内核逻辑在编译综合后的动态电流忽高忽低，一个时钟周期内几十万个触发器同时翻转，电流在纳秒级上升沿里可以从0.3A冲到2A以上。我在一块图像处理板上实测过，Core轨的电流探头捕捉到的阶跃斜率能到1A/µs到5A/µs这个量级，重复频率跟帧同步信号相关，几毫秒一次尖峰。

DC-DC开关电源的环路带宽通常在几十kHz到一两百kHz，它对这个速度的跳变基本是"反应不过来"的。反应不过来的结果就是输出电压先被拉下去，然后靠输出电容里的电荷顶住，等环路慢慢把占空比调上去再拉回来。如果输出电容不够或者ESL太大，这一下凹陷就可能到50mV甚至100mV以上。对于0.85V的内核电压，5%的容差就只有42mV，一跌就出界。

DSP这边同样不轻松。做EMIF接口挂Flash、做ePWM触发ADC采样、做CAN通信的时候，外设开关瞬间的电流跳变会直接耦合到相邻的模拟供电轨上。特别是ADC的参考电压轨，如果和数字轨共用一颗LDO，采样出来的数据会有明显的周期性噪声纹路——我在做音频DSP项目时就见过这种波形，FFT一看在采样率整数倍上有梳状谐波，最后就是靠把REF轨单独用低噪声LDO供起来解决的。

所以判断一颗LDO行不行，第一件事不是看输出电流够不够，而是看瞬态响应能不能扛住你系统里最恶劣的那次跳变。

1.2 噪声为什么对SerDes、ADC、PLL是致命的

噪声这块很多人觉得"差不多就行"，其实分场景差别极大。数字逻辑轨对电源噪声的容忍度确实高一些，几十毫伏纹波通常不影响功能；但下面这几类轨就完全是另一回事。

第一类是PLL和时钟发生器的供电轨。锁相环里的VCO对电源噪声极度敏感，电源上一点点低频噪声会直接调制到输出时钟的相位上，变成相位噪声和抖动。抖动一上去，SerDes的误码率就上去了，LVDS接收的采样窗口就变窄了，MIPI这类高速差分链路的眼图就塌了。我见过最夸张的案例是时钟芯片用了一颗普通LDO，相位噪声在10kHz偏移处比规格书差了12dBc/Hz，换低噪声LDO之后直接回到标称值。

第二类是ADC/DAC的模拟轨和基准轨。这里有个很直观的换算：一个16位ADC、满量程1V，一个LSB等于1V除以65536，约等于15.3µV。如果电源噪声在信号带宽内积分出来的有效值有10µV，那基本上就相当于随机抖动了0.7个LSB，有效位数（ENOB）会被直接压下来。做TDC直方图的时候，这个影响表现为直方图的bin宽度变宽、码密度不均匀，校准算法再厉害也很难完全补回来。

第三类是高速收发器的模拟供电轨。GT/transceiver的均衡器、CDR电路都要靠干净的电源工作，电源噪声会转化成确定性抖动（DJ），这部分抖动是没法靠误码率容限吃掉的。

这三类场景，才是"超低噪声LDO"真正的用武之地。

1.3 LDO和DC-DC怎么分工：谁在前谁在后

经常有人问"既然LDO这么好，为什么不全用LDO"。答案很简单：效率和散热。LDO是线性调整，输入输出之间的压差全部变成热耗散。3A、1V压差就是3W，普通封装根本扛不住。

实际工程里的标准做法是两级配合：

• 前级用DC-DC（或者叫开关电源、Buck）把输入电压降到比目标电压高0.3V到0.5V，承担主要的电压转换和效率任务；
• 后级用LDO做"最后一道清洁"，把这0.3V到0.5V的余量消化掉，同时把DC-DC的开关纹波和高频噪声滤掉。

这个架构的好处是把LDO的功耗限制在可控范围内，同时拿到干净的输出。举个例子，要给FPGA的1.2V模拟轨供电，前级DC-DC从3.3V降到1.5V，后级LDO从1.5V降到1.2V。3A时LDO的耗散是0.9W，配合QFN的散热焊盘和铜皮，温升控制在合理范围；如果前级只降到1.3V，那LDO耗散只有0.3W，更凉快，但前级DC-DC的负载调整率压力会大一些，需要权衡。

注意：LDO的压差（Dropout）不能压太死。很多快速瞬态响应的LDO，其瞬态性能是在有一定余量的前提下保证的。压差贴着Dropout规格用，环路增益会掉，瞬态和PSRR都会变差。一般建议留出标称Dropout的1.5到2倍余量。

还有一点常被忽略：LDO的PSRR不是全频段都好的。它在低频很高，到几百kHz、几MHz就往下掉了。所以前级DC-DC的开关频率如果正好落在LDO的PSRR低谷区，滤波效果会很有限。选型时要看PSRR曲线在你的DC-DC开关频率点上的值，而不是只看1kHz那个漂亮数字。

2. LKP85512QF的关键指标该怎么读

拿到一颗LDO的规格书，新手容易只盯着"3A"和"低噪声"两个词。实际上要判断它能不能用在你的板子上，至少要过五关：输出能力与压差、热耗散、噪声与PSRR、瞬态响应、以及保护与使能逻辑。下面逐个拆。这里要说明一句，具体的数值请以官方最新datasheet为准，我下面讲的是这一类3A超低噪声快速瞬态LDO的典型设计思路和参数区间。

2.1 3A输出和压差：先把热账算清楚

标称3A不是"任何条件下都能出3A"。它同时受三个限制：电流限流点、压差规格、以及结温。其中最容易翻车的是结温。

算热账的公式很朴素：

P_loss = (V_IN − V_OUT) × I_OUT + V_IN × I_Q

其中I_Q是静态电流，通常几毫安以内，大电流场景下可以忽略。真正的大头是压差乘电流。然后：

T_J = T_A + P_loss × θ_JA

θ_JA是结到环境的热阻，跟封装、PCB铜皮面积、过孔数量、是否有风冷强相关。QFN带散热焊盘、四层板、焊盘下面打9到16个过孔连到内层地平面，θ_JA大概能做到30到40°C/W；如果是两层板、铜皮又小，可能到80°C/W以上。

举个具体例子。假设给FPGA的1.2V轨供电，前级降到1.5V，电流2A：

• P_loss = (1.5 − 1.2) × 2 =0.6W
• 取θ_JA = 35°C/W，环境温度55°C
• T_J = 55 + 0.6 × 35 =76°C

假设结温上限是125°C，那还有49°C的余量，很安全。但如果前级只降到1.5V而电流跑到3A，P_loss变成0.9W，T_J变成86.5°C，仍然可用但没有太多余量了。要是前级从3.3V直接降到1.2V，3A下P_loss = 6.3W，T_J直接爆表，这颗LDO根本救不了你——这种情况下必须改架构，前级先Buck下来。

实操心得：选LDO之前先画一张表，把每条电源轨的V_OUT、最大I_OUT、前级电压、θ_JA估算值、环境温度列进去，算出T_J。凡是T_J超过110°C的，要么加散热、要么降前级电压、要么换更大封装。这张表能帮你省掉后面一大堆返工。

另外压差（Dropout Voltage）也要看清楚是在什么电流下测的，以及是什么温度下测的。有些器件在25°C、1A下压差是150mV，但到3A、125°C可能涨到300mV以上。如果前级电压不够，输出的调整能力会直接消失。

2.2 超低噪声和高PSRR：数字背后到底是什么

噪声指标一般给两种形式：噪声密度（nV/√Hz，带一条随频率变化的曲线）和积分噪声（µVrms，注明频段，比如10Hz到100kHz）。

看积分噪声的时候一定要看频段。同样是10µVrms，10Hz到100kHz和10Hz到1MHz完全是两码事——后者把高频段也算进去了，数值自然更大，但不代表器件更差。做对比时，必须保证频段一致。

超低噪声LDO的典型做法是内部用低噪声基准源加一个经过优化的大带宽误差放大器，同时把噪声带宽做窄。外部能做的优化有几件事：

• 加NR/SS引脚电容：很多LDO有一个噪声抑制引脚，外接电容和内部电阻构成低通，把基准噪声滤掉。容值越大，转折频率越低，低频噪声抑制越好，但会拖慢启动时间。经验值1nF到100nF，具体看规格书推荐。
• 输出电容用低ESR的陶瓷：X7R或X5R，别用Y5V（温漂太差）。ESR会影响高频噪声旁路效果，但也不能一味追求超低ESR，某些LDO需要一点ESR来保证环路稳定。
• 前级噪声预滤：在LDO输入端加一个LC或者RC，把DC-DC的开关纹波先削一道。

PSRR（电源抑制比）是另一个关键。它描述的是输入端的扰动有多少会被传到输出。公式是：

PSRR(dB) = 20 × log10(ΔV_IN / ΔV_OUT)

举个实际换算：如果前级DC-DC在500kHz处的纹波是100mV峰峰值，LDO在这个频率的PSRR是40dB，那输出端残留就是100mV / 100 =1mV峰峰值。如果PSRR在这个频点只有20dB，残留就是10mV，对ADC基准轨来说完全不能接受。

所以选型时我会做一件事：把前级DC-DC的开关频率标在LDO的PSRR曲线上，看那个点掉到多少。这是最实用的一条判断。

2.3 快速瞬态响应：环路带宽、输出电容和补偿的三角关系

瞬态响应是这颗器件最核心的卖点之一，也是最能体现设计功力的地方。它的本质是：负载电流突变，输出电容先顶住，同时环路尽快把调整管开大或关小，把电压拉回来。整个过程分三个阶段：

1. 电容放电阶段：环路还没反应，全靠C_OUT的电荷供给负载。这一段的跌落量近似是 ΔV = ΔI × Δt / C_OUT，其中Δt是环路响应延迟。
2. ESR/ESL贡献阶段：陶瓷电容的ESR会额外贡献 ΔI × ESR，ESL会贡献 L × di/dt。高频跳变时ESL这一项不能忽略。
3. 环路恢复阶段：误差放大器把调整管拉大，电压回升，可能出现轻微的过冲和振铃，视相位裕度而定。

算一笔账。假设一次1.5A的负载阶跃，环路响应时间200ns，输出电容100µF，ESR 5mΩ：

• 电容项：1.5 × 0.2µs / 100µF =3mV
• ESR项：1.5 × 5mΩ =7.5mV
• 环路静态误差和过冲再算上几毫伏

总跌落大概在15mV量级。对于1.2V轨的5%容差（60mV）来说非常宽松，这就是快速瞬态LDO的价值。反过来，如果环路响应时间是2µs，电容项就变成30mV，加上ESR项直接到37.5mV，再加上过冲，就逼近容差边界了。

这里有个关键点：响应时间取决于环路带宽和压摆率。带宽越高响应越快，但带宽高了对相位裕度、对输出电容的ESR要求就更苛刻，容易振荡。所以快速瞬态LDO通常内部做了补偿优化，把主极点放在内部，对外部电容的ESR不那么挑。这也是它比通用LDO贵的地方。

注意：别为了追求瞬态性能无限加大输出电容。电容越大，启动时的浪涌电流越大，可能触发限流；同时大电容让环路的主极点位置变化，某些LDO在大电容下反而裕度变差。按规格书推荐范围来，一般10µF到100µF陶瓷并联一个小的0.1µF高频旁路就够。

2.4 容易被忽略的几项：精度、软启动、使能和PG

这几个指标看起来不起眼，量产后出问题往往就在这儿。

输出电压精度要分清楚是包含哪些误差项。通常规格书会给出"初始精度"（25°C，典型±0.5%到±1%）、"全温区精度"（含温漂，±1.5%到±2%）、再加上线性调整率和负载调整率。做对比时要看全温区那一项，别只看初始精度。

软启动对FPGA/DSP供电很重要。因为FPGA的上电顺序有严格要求，Core、AUX、IO、SerDes的时序错了可能导致器件上电异常或者大电流冲击。软启动时间可调的话，可以通过SS脚外接电容来设定。经验做法是把启动时间设在1ms到10ms之间，既能控制浪涌，又不会拖慢整个上电流程。

**使能（EN）和电源就绪（PG）**是时序控制的抓手。EN用来做上电顺序，PG用来告诉下游"我这轨稳了"。做多轨时序时，常用上一轨的PG去驱动下一轨的EN，形成菊花链。要注意PG的输出类型——有些是开漏，需要上拉；有些是推挽，不能直接并联。开漏和推挽的接法完全不同，接错了会出现某轨一直拉不起来的情况。

限流和过温保护是兜底。限流点一般在额定电流的1.5倍左右，短路时把电流钳住；过温保护通常在150°C左右关断。这些保护平时不用管，但调试阶段帮你扛过很多意外——我就靠过温保护救回来过一块焊错的板子两次。

3. 国产化替代怎么落地才不翻车

聊完指标，说替代。国产LDO替代进口型号这件事，现在做的人很多，但真正一次成功的比例并不高，大部分问题出在"只对比了输出电流和封装，没对比动态特性和外围条件"。

3.1 关键参数对照表

下面这张表是我做替代评估时用的模板，把每一项都填上，差异一目了然。具体数值请以两颗器件各自的官方datasheet为准。

3.2 替代评估的六个检查点

有了表，还是要有一个执行顺序。我一般按下面六步走，前四步是桌面工作，后两步是实测。

第一步，先确认电压和电流的硬边界。目标输出电压是否在可调范围内，最大电流是否覆盖峰值（注意是峰值不是平均值），压差在最高工作温度下是否满足。这三条不过，直接换型号，别往下走。

第二步，比噪声和PSRR，而且要在同一频段、同一频点比。把两颗器件的噪声曲线和PSRR曲线叠在一张图上画出来，看差异出现在哪个频段。如果差异只出现在10Hz到100Hz这种超低频，而你的系统对这个频段不敏感（比如没有音频应用），那影响可以接受。

第三步，看外围元件要求。这一步最容易被跳过，但翻车率最高。假设原方案用的是10µF陶瓷电容，新器件要求最小22µF才能稳定，那你得改BOM、改布局。更麻烦的是如果新器件对ESR有特定要求（比如要求20mΩ以上），而你板上的陶瓷电容只有3mΩ，就会振荡。

第四步，检查使能、PG和软启动的逻辑兼容性。极性反了会导致整轨不启动；PG是开漏但你没加上拉，下游永远收不到就绪信号。这类问题在原理图阶段就能查出来，别留到调试。

第五步，实测瞬态响应。用电子负载做阶跃，从10%到90%额定电流，看跌落幅度和恢复时间。我会把示波器设成单次触发，带宽限制打开到20MHz（滤掉高频毛刺看真实包络），探头用弹簧地针而不是长地线。

第六步，实测噪声和PSRR。噪声用低噪声示波器或者频谱仪，注意测量时要避免环境噪声干扰；PSRR可以用信号源往输入端注入正弦，扫频看输出衰减。

实操心得：替代验证一定要在你自己的板子、你自己的负载上做。我见过规格书完全对得上、但在实际板子上因为布局不同导致瞬态差一倍的情况。评估阶段拿一块手工板先试，比改完量产板再发现要便宜太多。

4. 从原理图到PCB：一次完整落地过程

讲完原理，来一遍实操。我按最近做的一块多轨FPGA板为例，把LKP85512QF用在一路1.2V/3A的模拟轨上，前级是一颗Buck降到1.5V。下面按顺序讲。

4.1 外围元件选型与计算

输入电容。作用是给LDO的输入端提供低阻抗的电荷源，防止输入电压在负载跳变时被拉塌。经验值是每安培输出配10µF到22µF陶瓷，再并联一个0.1µF做高频旁路。我用了两个22µF的0805 X7R加一个0.1µF的0402，放在LDO输入脚3mm以内。注意陶瓷电容的直流偏压效应——标称22µF的0805 X7R在1.5V偏压下实际容量可能只有16µF左右，选型时要留余量，最好查一下厂家的偏压曲线。

输出电容。决定瞬态跌落和环路稳定性。这里我做了个计算。目标是在1.5A阶跃、响应时间200ns的条件下把跌落控制在20mV以内：

• 电容项要求：ΔI × Δt / ΔV = 1.5 × 0.2µs / 15mV ≈ 20µF（把20mV中的15mV留给电容，5mV留给ESR和环路）
• ESR项：1.5A × ESR < 5mV，即ESR < 3.3mΩ

3.3mΩ对单个陶瓷电容来说很难，所以用多颗并联。我用了4颗22µF的0805 X7R并联，单颗ESR约10mΩ，并联后2.5mΩ，满足要求；等效容值在直流偏压下约60µF，也满足。另外加一个0.1µF的0402处理高频。

噪声抑制电容。规格书推荐的NR脚电容取10nF。这个值增大到100nF会把超低频噪声进一步压低，但启动时间会从1ms拉长到10ms左右。我的应用对上电时间不敏感，所以用了22nF折中。

反馈分压电阻。可调输出版本要算反馈电阻。假设内部基准是0.8V，目标1.2V，分压比：

V_OUT = V_REF × (1 + R1/R2)

取R2 = 10kΩ，则 R1 = 10k × (1.2/0.8 − 1) =5kΩ。用5.1kΩ标准值，实际输出1.208V，误差0.7%，可以接受。

分压电阻还有两个讲究。一是阻值不能太大，否则反馈节点的噪声敏感度上升、且误差放大器的输入偏置电流会引入误差；二是要在下电阻上并联一个小电容（比如100pF），形成前馈，提升瞬态响应和相位裕度。这个电容的取值要试，太大了会导致过冲，太小了没效果，我一般从47pF到220pF之间扫。

前馈电容的估算。一个粗略起点是让这个电容和上电阻构成的零点落在环路带宽附近：

f_z = 1 / (2π × R1 × C_ff)

取R1 = 5.1kΩ、C_ff = 100pF，f_z ≈ 312kHz。如果环路带宽在100kHz到300kHz之间，这个零点正好在带宽附近起到相位超前的作用，是个合理的起点。

4.2 PCB布局布线：决定成败的六个细节

LDO的PCB布局，说白了就一句话：把大电流路径做短做粗，把小信号路径远离大电流路径。具体拆成六条。

第一，输入输出电容紧贴引脚。电容到引脚的距离直接决定高频旁路效果。我用的是"电容焊盘—短走线—引脚焊盘"的顺序，走线长度控制在2mm以内，宽度不小于0.5mm（1A以上用0.8mm到1mm）。电容的接地端用单独过孔直接下到内层地平面，不要绕。

第二，散热焊盘要打足够的过孔。QFN的散热焊盘下面打9到16个0.3mm过孔，间距1mm左右，连到内层的大块地铜。这些过孔同时承担散热和接地，一举两得。别打过孔在焊盘边缘外，那样热阻会明显上升。

第三，反馈走线远离噪声源。分压电阻尽量靠近LDO的FB引脚，走线要短、要细（0.15mm到0.2mm即可），周围用地包围。绝对不能从电感和开关节点下面穿过——那是自找麻烦，耦合进去的噪声会让输出带上DC-DC的开关频率成分。

第四，大电流回路面积要小。输入电容—LDO输入脚—LDO输出脚—输出电容—地，这个环路面积越小，辐射和拾取都越小。把输入输出电容放在同侧，让回路自然收窄。

第五，地平面处理。四层板的典型叠层是信号/地/电源/信号，或者信号/地/信号/电源。LDO下面要有一块完整的地，不要被其他走线割裂。模拟轨的地和数字轨的地在单点汇合，汇合点选在DC-DC的输出电容地处。

第六，热隔离。LDO本身发热，如果紧挨着温度敏感的晶振、基准源或者ADC，会把热传过去造成温漂。我在板上把LDO放在距晶振15mm以上的位置，中间用地铜和过孔阵列做热隔断。

注意：陶瓷电容和PCB的机械应力会导致压电效应，产生可听噪声和额外的低频噪声。板子如果会弯折，尽量把电容长边平行于板边放置，或者选用抗弯型封装。这在音频DSP项目里尤其要注意。

4.3 上电调试与实测记录

板子回来之后，我按下面的顺序调试。这个顺序能让你在最短时间内定位问题。

第一步，不装负载，只加输入。用限流电源，限流设成预计最大电流的1.2倍，慢慢加输入电压。观察静态电流是否正常（应该在几毫安量级）。如果电流很大，先别继续，检查有没有焊反、短路。

第二步，测空载输出电压。用六位半万用表测，和计算值对比。偏差超过1%就查分压电阻和反馈走线。

第三步，加电子负载做直流扫描。从0A到3A慢慢加，记录输出电压随电流的变化，算负载调整率。同时用热像仪或者热电偶监测壳温。

第四步，做瞬态阶跃测试。电子负载设成动态模式，频率1kHz，占空比50%，电流从0.3A跳到2.7A（对应10%到90%）。示波器用弹簧地针，带宽限制20MHz，单次触发捕捉。

下面是我这块板的实测数据记录（用表格整理，方便对比）：

恢复时间12µs这个值，看起来比跌落幅度更值得关注。它反映的是环路把电压重新拉回精度窗口的速度。对大多数数字负载来说，12µs完全够用；如果是给PLL供电，那就得再确认一下这段时间的相位扰动会不会影响锁定。

第五步，测噪声。用示波器的AC耦合、20MHz带宽、高分辨率模式，或者用低噪声放大器加频谱仪。测的时候把探头短接到地，先看本底噪声。如果本底就有几百微伏，那测出来的结果没意义，得换测量方法。我在测的时候把板子放在金属盒里，输入用电池供电，这样测出来才是器件本身的噪声。

5. 常见问题与排查速查

这一节是整篇里我自己用得最多的部分。下面这些坑，大部分我都踩过至少一次。

5.1 输出自激振荡

现象：输出上叠加几十到几百kHz的正弦振荡，幅度可能几百毫伏，负载越轻越明显。

原因排序（从高到低）：

1. 输出电容的ESR不在规格书要求的范围内。特别是用了超低ESR的陶瓷电容而器件要求一定ESR的情况。
2. 输出电容容值超出稳定范围，可能是过大或过小。
3. 布局问题，反馈走线太长或者靠近开关节点，引入了额外的相移。
4. 输入电容不足，输入阻抗偏高。
5. 前级DC-DC的输出阻抗和LDO输入形成谐振。

排查方法：先把输出电容换成规格书推荐的典型值（比如从100µF降到22µF），看振荡是否消失。如果消失，说明是电容匹配问题，再逐步调回。如果没变化，用示波器同时看输入和输出，判断振荡是LDO自己产生的还是从前级传过来的。如果是前级传过来的，在输入端串一个几欧姆的电阻或者加RC阻尼。

实操心得：手头没有合适电容的时候，可以先用一个电解电容（ESR较大）并联陶瓷试一下，如果振荡消失，基本可以确认是ESR问题。这是个快速的验证手法，但不建议作为最终方案。

5.2 输出噪声比预期大

现象：积分噪声测出来比规格书高好几倍，或者频谱上能看到明显的开关频率及其谐波。

原因：

1. 测量方法有问题。这是最常见的原因，先怀疑这个。探头地线太长、环境有开关电源辐射、示波器本底噪声高，都会让读数虚高。
2. 输入端滤得不够，前级纹波漏过来了。检查输入电容是否够、是否需要加LC。
3. NR脚电容没焊或者容值不对。
4. 反馈走线拾取了噪声。
5. 地平面被割裂，回流路径不干净。

排查顺序：先验证测量方法（短路探头看本底、换电池供电、加屏蔽），再看输入端纹波，再查NR脚，最后查布局。

5.3 瞬态跌落超规格

现象：负载阶跃时输出跌落超过预期，或者恢复时间很长。

原因：

1. 输出电容不够，或者直流偏压下实际容值远低于标称。
2. 电容布局离负载太远，中间走线的电感让电容响应变慢。这一条很多人忽略——电容再大，隔了20mm走线也没用。
3. 压差余量不足，环路增益下降，调整管驱动能力受限。
4. 前馈电容取值不当。
5. 负载本身有大的去耦电容，和LDO的输出电容形成谐振。

排查方法：用电流探头同时测负载电流和输出电压，看跌落的起始时刻。如果跌落发生在电流跳变的瞬间且很深，是电容不够或者太远；如果跌落幅度不大但恢复很慢，是环路带宽问题。

关键一条经验：把输出电容挪到负载旁边，效果往往比加大容值更明显。因为瞬态响应首先考验的是"离负载最近的电荷源"，LDO环路反而是第二位的。我在一块板上把输出电容从LDO旁边挪到FPGA的电源球旁边，跌落从35mV降到19mV，容值一点没变。

5.4 温升过高

现象：满载一段时间后壳温烫手，或者触发了过温保护。

排查：

1. 先算P_loss，看是不是压差太大。这是最根本的原因，只能改前级电压。
2. 检查散热焊盘的过孔数量够不够、有没有连到完整的地铜。
3. 检查铜皮面积。散热焊盘周围的铜皮如果只有焊盘那么大，热根本散不出去，要在四周延伸出足够大的铜块。
4. 检查是否有风冷。同样的板子，有风和无风壳温可能差20°C以上。
5. 检查周围有没有其他热源。如果旁边紧挨着DC-DC的电感，那是在给LDO加热。

注意：不要用降低限流点或者降低输出电流来"解决"温升，那是回避问题。温升的本质是功率耗散，要么减少压差，要么改善散热，要么换更大的封装。

常见问题速查表：

6. 我在这个项目上的几点体会

做这块板子前后折腾了大概三周，其中有两天完全卡在一个现在想起来很蠢的问题上：输出噪声怎么测都比规格书高一大截。后来发现是我用的探头地线是15cm的长地线，环路的电感把周围DC-DC的辐射全收进去了。换成弹簧地针之后，数据立刻正常。所以现在我做任何电源噪声测量，第一件事就是把探头地线换掉，这已经成了肌肉记忆。

第二件事是关于前馈电容。我一开始按计算值放了100pF，结果发现轻载下有轻微过冲，重载下反而很好。后来把前馈电容调到68pF，两端都平衡了。这类参数的调整没什么理论上的最优解，就是要在你的实际负载范围内扫一遍。我的习惯是准备几个不同容值的电容（47pF、68pF、100pF、150pF、220pF），用镊子一个个换着试，五分钟就能找到合适的值，比在仿真里折腾半天快得多。

第三件事是时序。FPGA的供电时序真的不能马虎，我这次用LKP85512QF的PG去驱动下一轨的EN，中间加了一个RC延时（10kΩ加100nF，约1ms），保证前一轨完全稳了再启动下一轨。加了这个RC之后，上电冲击电流从3A多降到1.8A，电源模块的裕度一下就宽松了。这个技巧成本几乎为零，但收益很大，建议所有做多轨供电的人都加上。

最后提一句扩展方向。如果你的系统里有ADC或者射频前端，可以在这颗LDO后面再加一级RC或者磁珠做二次滤波，成本很低但能把几十kHz以上的残留再压低一截。不过要注意磁珠和LDO输出电容可能在某个频率上形成谐振，加之前先用网络分析仪扫一下阻抗曲线，或者干脆用一个小阻值的电阻（0.1Ω到0.5Ω）替代磁珠，牺牲一点效率换确定性。